Преобразователь кода

 

ПРЕОБРАЗОВАТЕЛЬ КОДА, содержащий первый и второй счетчики, входы которых объединены и подключены к выходу элемента И, первый вход которого соединен с выходом триггера, первый вход триггера соединен с выходом обнуления второго счетчика, а второй вход - с управляющей шиной устройства , о т л и ч .а ю щ и и с я тем, что, с целью повышения функциональной надежности преобразователя, в него введены анализатор кодов и управляемый делитель частоты, информационный вход которого соединен с шиной тактовых импульсов, а управляющий вход - с выходом анализатора кодов, входы которого соединены с выходами разрядов второго счетчика, выход равляемого делителя частоты соединен (Л с вторым входом элемента И. с

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (51)4 С 06 Г 5/02

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И OTHPbfTMA (21) 3243422/18-24 (22) .11.12.80 (46) 23.07.85. Бюл. Р 27 (72) В.В. Дашкевич, Г.А. Найденов и В.Н. Филиппович (53) 681.325(088.8) (5б) 1. Авторское свидетельство СССР

N> 630627, кл. С 06 Г 5/02, 1977.

2. Авторское свидетельство СССР

Р 922723, кл. G 06 F 5/02, 1980.

3. Сухомлинов И..И. и др. Преобра-. зователи кодов чисел. Киев, "Техника", 1965, с. 68, рис. 14. (54) (57) ПРЕОБРАЗОВАТЕЛЬ КОДА, содержащий первый и второй счетчики, входы которых объединены и подключены к

„„Я0„„1168922 выходу элемента И, первый вход которого соединен с выходом триггера, первый вход триггера соединен с выходом обнуления второго счетчика, а второй вход — с управляющей шиной устройства, отличающийся тем, что, с целью повышения функциональной надежности преобразователя, в него введены анализатор кодов и управляемый делитель частоты, информационный вход которого соединен с шиной тактовых импульсов, а управляющий вход — с выходом анализатора кодов, входы которого соединены с выходами разрядов второго счетчика, выход управляемого делителя частоты соединен с вторым входом элемента И.

922 дов, 1 1168

Изобретение относится к вычислительной технике и может быть исполь« зовано в цифровых вычислительных ма-. шинах и дискретных системах управле.ния при преобразовании чисел из двоич-5 но-десятичной системы в двоичную.

Известен преобразователь кода, содержащий анализатор двоичного кода, первьпr вход которого является управляющим входом устройства, вторая !О группа входов соединена с информационными выходами первого счетчика и первой информационной группой входов схемы сравнения, а выход — с первым входом первого элемента И, выход ко- !5 торого соединен со счетным входом второго счетчика, а второй вход — со счетным входом первого счетчйка и выходом второго элемента И, первый вход которого является входом устройства, 20 а второй вход второго элемента И соединен с выходом триггера, первьй вход которого является. установочным входом устройства, а второй вход сое- динен с выходом схемы сравнения, вто-25 рая информационная группа входов которой является- информационной группой входов устройства Г11.

Недостатком данного устройства является невысокое быстродействие нз-за наличия времени запаздывания в цени, блокирующей прохождение счетных импульсов на входы счетчиков, вследствие чего возникает ограничение па максимальное значение частоты преобразования.

Известен также преобразователь кода, содержащий элемент И, первый вход которого является тактовым входом преобразователя, второй вход

40 соединен с выходом триггера, а выход элемента И вЂ” с входом сдвигового регистра, выходы которого соединены с первыми входами группы элементов И, вторые входы которых соединены с вы- 45 ходами входного регистра, вход сброса которого соединен с входом сброса преобразователя и входом сброса сумматора, входом начальной установки сдвпгающего регистра и нулевым входом триггера, единичньй вход которого является входом пуска преобразователя, тактовьй вход сумматора соединен с выходом элемента И, первые и вторые входы группы элементов ИЛИ вЂ” соответственно с выходами дешнфраторов прямого и дополнительного кодов, информационные входы которых соединены с выходами группы элементов И, а первьй и второй управляющие входы — соответственно с единичным и нулевым выходами триггера знака, выходы группы элементов

ИЛИ вЂ” с входами сумматора Г2 ).

Недостатком этого устройства является большой объем оборудования.

Наиболее близким по технической сущности и достигаемому результату к изобретению является преобразователь кода, содержащий первый и второй счетчики, входы которых объединены и подключены к выходу элемента И, первый вход которого соединен с выходом триггера, первый вход триггера — с выходом обнуления второго счетчика, а второй вход — с управляющей шиной устройства ГЗ ).

Недостатком известного преобразователя кодов является невысокая функциональная надежность из-за наличия разбросов во временных задержках элементов устройства.

Целью изобретения является понишение функциональной надежности преобразователя.

Указанная цель достигается тем, что в преобразователь кода, содержащий первьй и второй счетчики, I входы которых объединены и подключены к выходу элемента И, первый вход которого соединен с выходом триггера, первьй вход триггера — с выходом обнуления второго счетчика, а второй вход — с управляющей ниной устройства, введены анализатор кодов и управляемыи делитель частоты, информационный вход которого соединен с шиной тактовых импульсов, а управляющий вход — с выходом анализатора кодов, входы которого соединены с выходами разрядов второго счетчика, выход управляемого делителя частоты — с вторым входом элемента И.

На чертеже представлена функциональная схема преобразователя кода.

Преобразователь кода содержит управляемьй делитель 1 частоты, триггер

2, элемент И 3, первый и второй счетчики ч и 5 и анализаторов б коИнформационный вход управляемого делителя 1 частоты соединен с шиной

7 тактовых импульсов, управляющий вход — с выходом анализатора б кодов, а выход управляемого делителя частоты — с вторым входом эпемента И 3, 3 1168 первый вход которого соединен с выходом триггера 2, а выход подключен к входам первого и второго счетчиков

4и5.

Выход обнуления второго счетчика

5 соединен с первым входом триггера

2, выходы разрядов второго счетчика 5 подключены к входам анализатора 6 кодов, второй вход триггера 2 соединен с управляющей шиной 8 устройст- 1п ва.

Управляемый делитель 1 частоты осуществляет деление частоты счетных импульсов, поступающих с частотой f

1ll(Р ца его информационный вход с шины 7 тактовых импульсов в соответствии с .коэффициентом деления, которьй задается на его управляющем входе, Триггер 2 управляет работой элемента И 3, который разрешает или бло.- 20 кирует прохождение счетных импульсов с выхода управляемого делителя 1 частоты на входы первого и второго счетчиков 4 и 5.

Первый счетчик 4 фиксирует резуль- 25 тат преобразования и работает в режиме сложения. Второй счетчик 5 фиксирует код, который должен быть преобразован, и работает в режиме вычитания, а в момент обнуления фор- З< мирует сигнал окончания преобразова. ния.

Лнализатор 6 кодов анализирует состояние выходов второго счетчика 5, например с третьего разряда по самый старший разряд, в результате чего

35 задается коэффициент деления управляемого делителя 1 частоты. Принцип работы анализатора 6 кодов заключается в том, что при наличии логической 4О

"1" хоты бы в одном из контролируемых разрядов второго счетчика 5 анализатор 6 кодов активизирует свой выход. При этом коэффициент деления управляемого делителя 1 частоты имеет45 значение "1". Если же все контролируемые разряды второго счетчика 5 находятся в нулевом состоянии, то на выходе анализатора 6 кодов также фор- мируется значение логического "О", что соответствует коэффициенту деления управляемого делителя 1 частоты, равному N где значение N onpe>pezae ca из соотношения

4пах

N = 55 где Йщц„ — максимальное значение частоты преобразования, .

922 которое ограничивается быстродействием элементов устройства;

f,„ — максимальное допустимое значение частоты нижнего предела, которое обеспечивает.точное преобразование кода.

Работа преобразователя кода осуществляется следующим образом.

Для преобразования двоично-десятичных чисел в двоичные первый счетчик 4 выполнен двоичным, а второй счетчик 5 — двоично-десятичным.

В начале цикла преобразования обнуляются первый и второй счетчики

4 и 5, во второй счетчик 5 заносится, например, максимальное двоичнодесятичное число, на основании которого анализатор 6 кодов устанавливает в управляемом делителе 1 частоты коэффициент деления, равньй "1 .

Затем установочньй импульс на управляющей шине 8 устройства устанавливает триггер 2 в состояние, при котором элемент И 3 открыт, и счетные импульсы с частотой f постуInclX пают на входы первого и второго счетчиков 4 и 5 до тех нор, пока на

I ,выходах с 3-го разряда по последний разряд второго счетчика 5 будет хотя бы одна "1" ° В момент обнуления выходов второго счетчика 5 анализатором 6 кодов задается коэффициент деления управляемого делителя 1 частоты, соответствующий нижнему пределу частоты преобразования, которьй учитывает наличие времени запаздывания в цепи, блокирующей прохождение счетных импульсов на входы счетчиков 4 и 5 °

В момент обнуления второго счетчика 5 формируется сигнал, устанавливающий триггер 2 в исходное состояние, при котором элемент И 3 закрывается, и поступление импульсов на счетчики 4 и 5 прекращаются, а на выходах первого счетчика 4 фиксируется двоичный код числа, соответствующий поступившему во второй счетчик 5 двоично-десятичному коду числа.

Предлагаемьй преобразователь осуществляет преобразование в области больыих чисел на предельной частоте, значение которой определяется час% тотными .характеристиками элементной базы,в области малых чисел — на час1168922

Составитель Г. Милославский

Редактор В. Данко Техред С.йовжий

Корректор M. Леонтюк

Эаказ 4613/41 Тираж 710 Подписное

ВНИИНИ Государственного комитета СССР по делам изобретений и открытий

1 1 3035, Иосква, Ж" 35, Раушская наб., 4 /5

Филиал IIIIII "Патент", г. Ужгород, ул. Проектная, 4

>тоте, учитывающей ограничение времени запаздывания в цели, блокирующей прохождение счетных импульсов на входы первого и второго счетчиков, что приводит к повышению функциональной надежности устройства для всего диапазона преобразуемых чи-сел и входных частот, поступаю—

5 щих для преобразования на устройство.