Гибридное интегрирующее устройство

 

гаВРИДНОЕ ИНТЕГРИРУЮЩЕЕ УСТРОЙСТВО, содержащее первый и второй интеграторы, выход каждого из которых подключен к первым входам соответственно первого и второго компараторов, выход первого компаратора соединен с входом данных первого триггера, переключатель, первый выход которого соединен с входом первого интегратора, и масштабный резистор, первый вывод которого является информационным входом устройства, отличающееся тем, что, с целью повышения точности интегрирования, в него введены генератор эталонных токов, счетчик, три мультиплексора, четыре элемента НЕ, второй триггер, четьфе элемента И, причем выходы первого и второго элементов И являются информационными вькодами устройства, вторые входы первого и второго компараторов соединены с шиной нулевого потенциала, второй вывод масштабирующего резистора подключен к информа1и онному входу переключателя, второй выход которого соединен с входом второго интегратора , знаковь1Й .вход генератора эталонных токов подключен к выходу первого мультиплексора, соединенного с управляющим входом второго мультиплексора, первым входом первого элемента И и через первый элемент НЕ с первым входом второго элемента И, вькод второго мультиплексора подключен к первому управляющему входу генератора эталонных токов и через второй элемент НЕ к (Л вторым входам первого и второго элементов И, третьи входы которых соединены с входом тактовых импульсов устройства, подключенным к входу счетчика, выход которого соединен с управляющим входом переключателя, вторым управляющим входом генератора эталонных токов, первым входом третьего элемента И и через третий элемент НЕ с первым входом четвертого элемента И и с управляющими входами первого и третьего мультиплексоров , вторые входы третьего и четвертого элементов И подклгоче . ны к входу тактовых импульсов устройства , первый и второй выходы генератора эталонных токов соединены с входами соответственно первого и второго интеграторов, выход второго компаратора подключен к входу данных второго триггера и первому информационному входу третьего муль|типлексора , выход которого соединен с первым информационным входом и че

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

SU„„1168972 А (53)4 G 06 G 7/186

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

Г\О ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ

ОПИСАНИЕ ИЗОБРЕТЕНИЯ I Ы, q

К ABTOPCKOMY СВИДЕТЕЛЬСТВУ ЖЬ, (> з щ ! (21) 3700996/24-24 .(22) 13.02.84 (46) 23.07.85. Бюл. Р 27 (72) И.Л.Абросимов, М.М.Белизин, В.Ф.Белов, Г.Д.Кокорев, А.В.Комаров, А.С.Просочкин и В.К.Якимов (53) 681.335(088.8) (56) Авторское свидетельство СССР

Ф 433510, кл. G 06 G 1/00, 1971, Способы и средства интегрирующего преобразования. Сборник "Приборы, средства автоматизации и системы управления", сер. ТС5

"Электроизмерительные приборы", вып. 2 М., ЦНИИТЭИприборостроения, 1982, с. 15, рис. 5. (54)(57) ГИБРИДНОЕ ИНТЕГРИРУКМЦЕЕ

УСТРОЙСТВО, содержащее первый и второй интеграторы, выход каждого из которых подключен к первым входам соответственно первого и второго компараторов, выход первого компаратора соединен с входом данных первого триггера, переключатель, первый выход которого соединен с входом первого интегратора, и масштабный резистор, первый вывод которого является информационным входом устройства, о т л и ч а ю— щ е е с я тем, что, с целью повышения точности интегрирования, в него введены генератор эталонных токов, счетчик, три мультиплексора, четыре элемента НЕ, второй триггер, четыре элемента И, причем выходы первого и второго элементов И являются информационными выходами устройства, вторые входы первого и второго компараторов соединены с шиной нулевого потенциала, второй вывод масштабирующего резистора подключен к информационному входу переключателя, второй выход которого соединен с входом второго интегратора, знаковый вход генератора эталонных токов подключен к выходу первого мультиплексора, соединенного с управляющим входом второго мультиплексора, первым входом первого элемента И и через первый элемент НЕ с первым входом второго элемента И, выход второго мультиплексора подключен к первому управляющему входу генератора эталонных токов и через второй элемент НЕ к вторым входам первого и второго элементов И, третьи входы которых . соединены с входом тактовых импульсов устройства, подключенным к входу счетчика, выход которого соединен с управляющим входом переключателя, вторым управляющим входом генератора эталонных токов, первым входом третьего элемента И и через третий элемент НЕ с первым входом четвертого элемента И и с управлякщими входами первого и третьего мультиплексоров, вторые входы третьего и четвертого элементов И подключе. ны к входу тактовых импульсов устройства, первый и второй выходы генератора эталонных токов соединены с входами. соответственно первого и второго интеграторов, выход второго компаратора подключен к входу данных второго триггера и первому информационному входу третьего муль,:типлексора, выход которого соединен с первым информационным входом и через четвертый элемент НЕ с вторым информационным входом второго мультиплексора, а второй информационный вход третьего мультиплексора подключен к выходу первого компаратора, выход первого триггера соединен с первым информационным входом

1168972 первого мультиплексора, второй информационный вход которого подключен к выходу второго триггера, выходы третьего и четвертого элементов И соединены соответственно с синхровходами второго и первого триггеров.

Изобретение относится к гибридной вычислительной технике и может быть использовано в аналого-цифровых вычислительных системах и устройствах автоматики для длитель- S ного интегрирования аналогового сигнала.

Цель изобретения - повышение точности интегрирования.

На фиг.1 приведена функциональная схема гибридного интегрирующего устройства; на фиг.2 — функциональная схема цифрового логического блока, на фиг.3 — функциональная схема генератора эталонных токов; на фиг.4- 15 временные диаграммы в соответствующих точках устройства (на фиг.1 эти точки обозначены латинскими буквами) .

Гибридное интегрирующее устройство (фиг.1) содержит два усилителя

i и 2 постоянного тока (УПТ) и два конденсатора 3 и 4, два компаратора

5 и 6, первый триггер 7„ переключа- Ю тель 8, масштабный резистор 9, информационный вход 10 устройства, генератор 11 эталонных токов (ГЭТ), цифровой логический блок 12, счетчик 13, третий элемент НЕ 14, вход ЗО

15 тактовых импульсов устройства, информационные выходы 16 и 17 устройства, Цифровой логический блок 12 содер- З5 жит первый 18, третий 19 и второй

20 мультиплексоры, четвертый 21, первый 22 и второй 23 элементы НЕ,триггер 24, первый 25, четвертый 26, второй 27 и третий 28 элементы И. УПТ 1 щ и конденсатор 3 образуют первый интегратор 29, а УПТ 2 и конденсатор

4 - второй интегратор 30.

Генератор 11 эталонных- токов содержит переключатель 31, усилитель

32, резисторы 33 и 34, ключи 35135п, дешифратор 36, транзисторы 37 и 38.

Устройство работает следующим образом.

В интеграторах 29 и 30 поочередно реализуется режим двойного интегрирования, Порядок интегрирования устанавливается с помощью логической .переменной Ь, представляющей собой выход и-го разряда счетчика

13. При Ъ=О в первом интеграторе 29 реализуется первое интегрирование промежутки Времени tp t2 и t - 7 на диаграмме й, фиг,4), а во втором интеграторе 30 — второе интегрирование (промежутки времени t -t и t

О на диаграмме f, фиг.4). Источник интегрируемого напряжения при этом через резистор 9 и переключатель 8 подключен к входу первого интегратора 29, первый выход ГЭТ 11 обесточен. Второй выход ГЭТ 11 активизи-. рован — в нем протекает эталонный ток того или иного направления (в зависимости от знака напряжения на выходе второго УПТ 2), который производит уменьшение напряжения (по абсолютной величине) до нуля на выходе второго УПТ 2. Величина U, которая представляет собой интеграл входного напряжения за время первого интегрирования, преобразуется при этом во временной интервал t -t, .

Этот интервал заполняется тактовыми импульсами, число которых пропорционально интегралу входного воздействия за время первого интегрирования. Эти импульсы появляются на вы1168972 ходе 17 отрицательного приращения, поскольку Б ) О, что является признаком отрицательного интегрирующего напряжения. Если U < О, то выходные импульсы появляются на выходе 16 поло- 5 жительного приращения (промежуток времени -t на диаграмме s, фиг.4).

При b=1 в первом интеграторе 29 реализуется второе интегрирование (про10 межутки времени t -tg и С - на диаграмме d, фиг.4), а во второй интеграторе 30 — первое интегрирование (промежутки времени ti-.t4 и tq-tz на диаграмме f фиг.4). Источник ин15 тегрируемого напряжения при этом через резистор 9 и переключатель 8 под" ключен к входу второго интегратора

30, второй выход ГЭТ 11 обесточен, первый выход ГЭТ 11 активизирован.

Процесс второго интегрирования в первом интеграторе 29 идентичен вышеуказанному аналогичному процессу во втором интеграторе 30, поэтому в промежутке времени t<-t> появляются им25 пульсы отрицательного приращения интеграла входного напряжения, а в про,межуток времени t -t — импульсы поло

7 9 жительного приращения интеграла входного напряжения. Анализ принципа действия устройства показывает, что первый 29 и второй 30 интеграторы попеременно интегрируют входное воздействие, что способствует непрерывному интегрированию входного сигнала, и преобразуют приращения интеграла 35 входного напряжения в последовательность импульсов, число и знак которых (номер выхода) соответствуют величине приращения интеграла и знаку этого приращения. Для реализации выше40 указанного алгоритма работы устройства необходим управляемый ГЭТ-11.

Один из вариантов такого генератора изображен на фиг.3 При р=О переключатель 31 находится в верхнем положении 5 и на выходе ГЭТ 11 формируется эталонный ток положительной полярности (на фиг.3 это направление показано стрелкой). При р=1 переключатель 31 находится в нижнем положении и на вы- 50 ходе ГЭТ 11 формируется эталонный ток отрицательной полярности. Ответвление эталонного тока в соответствующий вывод осуществляется с помощью коммутатора, в который входят ключи

351-35<1 и дешифратор 36. В дальнейшем принята следующая логика работы коммутатора: Ь=О, q--0 — замкнут ключ

35,, b=1, q=0 — замкнут ключ 1<„;

b-0, q=1 — замкнут ключ 35>, b=1, <)= — замкнут ключ 35/, Это по <в< ля<т при b=O направить эталонный ток с««<ветст=ующего знака во второй вых< д (поскольку второе интегрирование идет во втором интеграторе 30), а при Ь=1 — в первый выход. Кроме того, эталонный ток к входу первого 29 и второго 30 интегратора (в зависим«сти от значения сигнала Ь) может протекать только в течение времени вто рого интегрирования (при этом q=0).

В другие моменты времени сигнал

q-=1, при этом в зависимости от значения сигнала Ь замкнут либо ключ 35, либо ключ 35, что приводит к ответвлению эталонного тока на общую точку устройства. Управляющие сигналы р и q формируются в блоке 12.

Принцип действия блока 12 заключается в следующем. Триггер 7 и триггер 24, входящий в состав блока 12, запоминают на время второго интегрирования знак . напряжения на выходах первого 29 и второго 30 интеграторов соответственно (первый вход триггеров 7 и 24 является входом данных, второй вход — синхровходом).

Знак напряжений на выходах первого

29 и второго 30 интеграторов заносится в триггеры 7 и 24 в течение первого интегрирования в соответствующих интеграторах 29 и 30 в виде определенного значения логических переменных q и h, которые вырабатываются соответственно первым 5 и вторым 6 компараторами. При этом предполагаются следующие соотношения: если

d(f) ъ О, то q(h)=0, если d(f) (О, то q(h)-=1. Первый мультиплексор 18 транслирует запомненное значение q или h (в зависимости от значения сиг. нала с) на первый выход блока 12.

На этом выходе образуется сигнал р, который в ГЭТ 11 управляет направлением эталонного тока. Так, при b=0 (второе интегрирование идет во втором интеграторе 30), с1 (первый мультиплексор 18 транслирует сигнал

h с выхода триггера 24), поэтому

p=h. Если в течение первого интегрирования во втором интеграторе 30 выполняется условие U =Г30 (момент

2 времени t„ на диаграмме f фиг.4), то р=Ь=О (диаграмма Р фиг.4). Это означает, что эталойный ток на втором выходе ГЭТ 11 поступает на вход вто-.

1168972 рого интегратора 30, что и требуется для уменьшения напряжения на выходе второго интегратора 30. Другие ситуации, которые возникают в устройстве, можно проанализировать аналогичным способом. Мультиплексоры 19 и 20 совместно с элементом НЕ 23 формируют сигнал q. Используя данные предыдущего примера, принцип формирования сигнала q может быть пояснен следующим образом. Сигнал с=1 обеспечивает прохождение через мультиплексор 19 сигнала h (с выхода второго компаратора 6). Этот сигнал поступает на первый и второй (через элемент НЕ

21) информационные входы мультиплексора 20. Сигнал р=0, который действу-. ет на управляющем входе мультиплексора 20, обеспечивает прохождение сигнала h no информационному входу муль. типлексора 20 (т,е. без инверсии), поэтому q=h. Анализ диаграмм h u q (фиг.4) в промежутке времени показывает, что сигнал q=O в течение всего времени второго интегрирования во втором интеграторе 30.

F.ãëè Ь=1, как это имеет место в промежутке времени t -t, то сигнал р=1, и мультиплексор 20 пропускает сигнал Ь по информационному входу с инверсией, поэтому q=h. Анализ диаграмм h, р, q (фиг.4) в промежутке времени t<-t< показывает, что сигнал

q=O в течение всего времени второго интегрирования во втором интеграторе

30. Таким образом, при любом знаке выходного напряжения второго интегра тора 30 сигнал q=O в течение всего времени интегрирования во втором интеграторе 30, что соответствует алгоритму работы всего устройства в целом. Аналогичным образом функционирует блок 12 и во время второго ин1О тегрирования в первом интеграторе

29, только в качестве входных используются сигналы r u g. Элементы

И 25 и 27 обеспечивают прохождение тактовых импульсов, на выходы устрой15 ства только в течение второго интегрирования в соответствующих интеграторах 29 и 30. Это обеспечивается подачей открывающего сигнала q через элемент НЕ р определяет

2О номер выхода, на котором появляются тактовые импульсы. При р=0 открыт элемент И 27 и тактовые импульсы появляются на выходе 17 устройства (выходе 1 ), который является выходом отрицательного приращения интеграла. входного воздействия. При р=1 открыт элемент И 25 и тактовые импульсы появляются на выходе 16 устройства (выход s) который являЗО ется выходом положительного приращения интеграла входного воздействия.

Элементы И 26 и 28 обеспечивают прохождение импульсов записи соответственно в триггеры 7 и 24 в течение

З5 первого интегрирования в соответствующих интеграторах 29 и 30.

1168972 а

Ь ! С

Фиг.l

3 к инве

2 мгрюФигЗ

1168972 ( фиг Ф о 1

Составитель С.Белан

Техред Т.Фанта Корректор О.Тигор

Редактор А.Козориз.

Филиал ППП "Патент", r. Ужгород, ул, Проектная, 4

Заказ 4616/44 Тираж 710 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5