Распределитель уровней

 

РАСПРЕДЕЛИТЕЛЬ УРОВНЕЙ, содержащий элемент И и четыре D-триггера, С-входы которых объединены и являются шиной синхронизации, а прямые выходы - соответствующими выходными шинами, причем инверсные выходы D-триггеров соединены с соответствующими входами элемента И, выход которого соединен с D-входом первого D-триггера, отличающийся тем, что. с целью расширения функциональных возможностей , введены три элемента 2 И-ИЛИ, выходы которых соединены с D-входами соответственно второго, третьего и четвертого О-триггеров прямой выход первого D-триггера соединен с первым и вторым входами первого элемента 2 И-ИЛИ, третий вход которого соединен с инверсным выходом второго D-триггера и первым входом второго элемента 2 И-ИЛИ, второй вход которого соединен с четвертым входом первого элемента 2 И-ИЛИ, с прямым выходом третьего D-триггера и с вторым и четвертым входами третьего элемента 2 И-ИЛИ, первый вход которого соединен с прямым выходом второго D-триггера и третьим входом второго элемента 2 И-ИЛИ, четвертый вход которого Ш соединен с инверсным выходом четвертого D-триггера, соединенного прямым выходом (Л с третьим входом элемента 2 И-ИЛИ. со ел 4;; со

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (51) 4,113 " ц

ГКЗД1г0Т;.,-: .

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

flO ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3701558/24-21 (22) 19.12.83 (46) 15.08.85. Бюл. № 30 (72) Ю. Л. Соколов (53) 621.382(088.8) (56) Зеленко Г. и др. Процессорный модуль микро-ЭВМ.— Радио, 1983, № 2, с. 41.

Тарабрин Б. Справочник по интегральным микросхемам, М.: Энергия, с. 717, рис. 5-217. (54) (57) РАСПРЕДЕЛИТЕЛЬ УРОВНЕЙ, содержащий элемент И и четыре D-триггера, С-входы которых объединены и являются шиной синхронизации, а прямые выходы— соответствующими выходными шинами, причем инверсные выходы D-триггеров соединены с соответствующими входами элемента

И, выход которого соединен с D-входом первого D-триггера, отличающийся тем, что, „„SU„„1173549 А с целью расширения функциональных возможностей, введены три элемента 2 И-ИЛИ, выходы которых соединены с .0-входами соответственно второго, третьего и четвертого D-триггеров, прямой выход первого

D-триггера соединен с первым и вторым входами первого элемента 2 И-ИЛИ, третий вход которого соединен с инверсным выходом второго D-триггера и первым входом второго элемента 2 И-ИЛИ, второй вход которого соединен с четвертым входом первого элемента 2 И-ИЛИ, с прямым выходом третьего D-триггера и с вторым и четвертым входами третьего элемента 2 И-ИЛИ, первый вход которого соединен с прямым выходом второго D-триггера и третьим входом второго элемента 2 И-ИЛИ, четвертый вход которого соединен с инверсным выходом четвертого

D-триггера, соединенного прямым выходом с третьим входом элемента 2 И-ИЛИ.

1173549

Изобретение относится к автоматике и вычислительной технике, в частности к распределителям уровней, и может быть использовано в цифровых устройствах управления микропроцессорами.

Е1ель изобретения — расширение функциональных возможностей за счет формирования на соответствующих выходных шинах уровней с длительностями, больше периода следования импульсов синхронизации, с расстановкой выходных уровней таким образом, что фронты уровней на разных выходных шинах могут формировать в различные моменты времени.

На фиг. 1 представлена функциональная схема распределителя уровней; на фиг. 2— временная диаграмма его работы.

Распределитель уровней содержит первый 1, второй 2, третий 3 и четвертый 4

D-триггеры, элемент И 5, первый 6, второй 7 и третий 8 элементы 2 И-ИЛИ, шину 9 синхронизации, первую 10, вторую 11, третью 12 и четвертую 13 выходные шины.

На фиг. 2 показаны импульсы 14 на шине 9 синхронизации, уровни 15 — 18 соответственно на первой 10, второй 11, третьей 12 и четвертой 13 выходных шинах.

Шина 9 синхронизации соединена с С-входами первого 1, второго 2, третьего 3 и четвертого 4 D-триггеров, прямые выходы которых соединены с входами элемента И 5 и являются соответствующими выходными шинами 10 — 13.

Выход элемента И 5 соединен с D-входом первого D-триггера 1.

Выходы первого 6, второго 7 и третьего 8 элементов 2 И-ИЛИ соединены с Р-входами соответственно второго 2, третьего 3 и четвертого 4 D-триггеров.

Прямые и инверсные выходы D-триггеров 1 — 4 соединены с соответствующими входами элементов 2 И-ИЛИ 6, 7 и 8.

Распределитель уровней работает следующим образом.

В исходном состоянии все D-триггеры

1 — 4 обнулены, поэтому на выходе элемента

И 5 присутствует высокий уровень логической единицы.

При поступлении первого импульса 14 по шине 9 синхронизации первый D-триггер 1 устанавливается в состояние логической единицы, что соответствует появлению уровня 15 на первой выходной шине 10.

Срабатывает элемент И 5 и на D-входе первого D-триггера 1 устанавливается низкий уровень логического нуля.

Одновременно срабатывает первый элемент 2 И-ИЛИ 6 и на D-входе второго

1о D-триггера 2 устанавливается уровень логической единицы.

При поступлении второго импульса 14 по шине 9 синхронизации первый D-триггер 1 устанавливается в состояние нуля, а второй

D-триггер 2 — в состояние единицы, что соответствует появлению единичного уровня 16 на второй выходной шине 11.

Срабатывает второй элемент 2 И-ИЛИ 7 и на D-входе третьего D-триггера 3 устанавливается единица.

При поступлении третьего импульса 14 по шине 9 синхронизации снижается единичный уровень 16, а третий D-триггер 3 устанавливается в единицу, что соответствует появлению единичного уровня 17 на третьей выходной шине 12.

При поступлении четвертого импульса 14 по шине 9 синхронизации устанавливается в единицу второй D-триггер 2, а третий

0-триггер 3 сохраняет единичный уровень 17

Зо на третьей выходной шине 12. Одновременно с этим срабатывает третий элемент 2 И-ИЛИ

8 и на D-входе четвертого D-триггера устанавливается единица. Поэтому пятый импульс 14 по шине 9 синхронизации устанавливает четвертый D-триггер 4 в состояние

35 единицы, что соответствует появлению уровня 18 на четвертой выходной шине 13.

При поступлении восьмого импульса 14 по шине 9 синхронизации все четыре Dтриггера 1 — 4 устанавливаются в состояние

40 нуля и распределитель уровней возвращается в исходное состояние. Дальнейшая работа происходит аналогично рассмотренному.

1173549

18

Реда кто р Н. Шв ыд к а я

Заказ 5078 55

Составитель С. Куст

Техред И. Верес Корректор Л. Пилипенко

Тираж 872 Подписное

ВНИИПИ Государственного комитета СССР по делам Изобретений и открытий

113035, Москва, )K — 35, Раушская наб., д. 4/5

Филиал ЙПП «Патент», r. Ужгород, ул. Проектная, 4