Преобразователь непозиционного кода в двоичный код

 

ПРЕОБРАЗОВАТЕЛЬ НЕПОЗИЦИОННОГО КОДА В ДВОИЧНЫЙ КОД, содержащий два счетчика, две схемы сравнения , первый сумматор по модулю, элемент И и блок управления,содержащий два элемента И,.триггер, первый элемент зaдepжкиj счетчик и схему сравнения, причем первый и второй входы первого элемента И блока управления соединены соответственно с выходом триггера и тактовым входом преобразователя, выход счетчика блока управления соединен с входом схемы сравнения блока управления , вьтход схемы сравнения блока управления и. выход элемента И соединены соответственно с первым и вторым входами второго элемента И блока управления, выход второго элемента И блока управления соединен с нулевым входом триггера блока управления , выходы первого и второго счетчиков соединены с первыми входами соответствующих схем сравнения, выходы которых соединены с соответствующими входами элемента И, выход первого сумматора по модулю является выходом результата преобразователя , отличающийся тем, что, с целью повышения быстродействия , в него введены второй сумматор по модулю, пять коммутаторов, а блок управления содержит одновибратор , второй элемент задержки и элемент ИЛИ, причем входы нечетных остатков преобразователя соединены с соответствующими информационными входами первого коммутатора, выход которого соединен с вторым входом первой схемы сравнения, входы четi ных остатков преобразователя соединены с соответствующими информаци (Я онными входами второго коммутатора, выход которого.соединен с вторым входом второй схемы сравнения, входы нечетных коэффициентов преобразователя соединены с соответствующими информационными входами третьего коммутатора, входы четных коэф sl фициентов преобразователя соедине ны с соответствующими информацион2 ными входами четвертого коммутатора , выходы первой и второй схем сравнения соединены с входами за прета соответствующих счетчиком и с соответствующими .управляющими входами пятого коммутатора, выход которого соединен с информационным входом первого сумматора по модулю, вход обнуления которого соединен с первым входом элемента ИЛИ, входом первого элемента задержки, входом обнуления счетчика блока управления и с входом запуска преобразователя , вход окончания работы которого соединен с выходом второго

СОЮЗ СОНЕТСНИХ

СО@4АЛИСТИЧЕСНИХ

РЕСПУБЛИН (1)4 Н 03 И 7/00

kgg$w 7р, ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3731129/24-24 (22) 18. 04.84 (46) 15.09.85. Бюл. ¹ 34 (72) С.Н.Хлевной, Н.И.Червяков и Н.И.Швецов (53) 681.3(088.8) (56) Толстяков В.С. Обнаружение и исправление ошибок в дискретных устройствах, М.: Советское радио", 1972, с. 55.

Авторское свидетельство СССР № 991410, кл. G 06 F 5/02, 1981 (прототип) . (54) (57) ПРЕОБРАЗОВАТЕЛЬ НЕПОЗИЦИОННОГО КОДА В ДВОИЧНЫЙ КОД содержащий два счетчика, две схемы сравнения, первый сумматор по модулю, элемент И и блок управления, содержащий два элемента И,.триггер, первый элемент задержки; счетчик и схему сравнения, причем первый и второй входы первого элемента И блока управления соединены соответ. ственно с выходом триггера и тактовым входом преобразователя, выход счетчика блока управления соединен с входом схемы сравнения блока управления, выход схемы сравнения блока управления и выход элемента И соединены соответственно с первым и вторым входами второго элемента И блока управления, выход второго элемента И блока управления соединен с нулевым входом триггера блока управления, выходы первого и второго счетчиков соединены с первыми входами соответствующих схем сравнения, выходы которых соединены с соответствующими входами элемента И, выход первого сумматора по модулю является выходом результата преобразователя, отличающийся тем, что, с целью повьппения быстродействия, в него введены второй сумматор по модулю, пять коммутаторов, а блок управления содержит одновибратор, второй элемент задержки и элемент ИЛИ, причем входы нечетных остатков преобразователя соединены с соответствующими информационными входами первого коммутатора, выход которого соединен с вторым входом первой схемы сравнения, входы четных остатков преобразователя соединены с соответствующими информационными входами второго коммутатора, выход которого. соединен с вторым входом второй схемы сравнения, входы нечетных коэффициентов преобразователя соединены с соответствующими информационными входами третьего коммутатора, входы четных коэффициентов преобразователя соединены с соответствующими информационными входами четвертого коммутатора, выходы первой и второй схем сравнения соединены с входами запрета соответствующих счетчиком и с соответствующими .управляющими входами пятого коммутатора, выход которого соединен с информационным входом первого сумматора по модулю, вход обнуления которого соединен с первым входом элемента ИЛИ, входом первого элемента задержки, входом обнуления счетчика блока управления и с входом запуска преобразователя, вход окончания работы которого соединен с выходом второго

1179547 элемента И блока управления, выходы третьего и четвертого коммутаторов соединены соответственно с входами первого и второго слагаемых второго сумматора по модулю, первый, второй и третий информационные входы пятого коммутатора соединены соответственно с выходами третьего, четвертого коммутаторов и с. выходом второго сумматора по модулю, выход счетчика блока управления соединен с управляющими входами коммутатора с первого по четвертый: выход перво-. го элемента И блока управления соединен с тактовым входом первого сумматора 1IQ модулю и через второй

Изобретение относится к вычислительной технике, а именно к вычислительным устройствам, функционирующим в системе остаточных классов (СОК), и может быть использовано для преобразования кодов.

Целью изобретения является повышение быстродействия.

Па фиг. 1 представлена схема пре- п(разователя непозиционного кода 10 в двоичный код; на фиг. 2 — схема блока управления.

Преобразователь непозиционного кода в двоичный код содержит коммутаторы 1-5, схемы 6 и 7 сравнения, 15 счетчики 8 и 9, сумматоры 10 и 11 по модулю, элемент И 12, блок 13 управления, входы 14 нечетных и 15 четных остатков преобразователя, входы 16 нечетных и 17 четных 20 коэАфициентов преобразователя, тактовый вход 18 преобразователя, вход 19 пуска преобразователя, выход 20 конец работы преобразователя, выход 21 результата преобразователя, 25 выходы 22 и 23 блока управления, вход 24 блока управления, выходы 25 и 26 блока управления.

Блок 13 управления содержит триггер 27, счетчик 28, схему 29 сравне.— ния, элементы И 30 и 31, элемент

ИЛИ 32, элементы 33 и 34 задержки, одновибратор 35. элемент задержки блока управления— с счетными входами первого и второго счетчиков, выход элемента ИЛИ блока управления соединен с входами обнуления первого и второго счетчиков, в блоке управления второй вход второго элемента И соединен с входом одновибратора, нулевой выход которого соединен с третьим входом первого элемента И, единичный выход одновибратора соединен с вторым входом элемента ИЛИ и с счет— ным входом счетчика, выход первого элемента задержки соединен с единичным входом тригге ра.

Каждый из коммутаторов 1 и 2 имеГп+1 1 ет 1 — — ) групп входов, где п — число основания выбранной СОК, по

m — - разрядов в каждой группе, где

m=)lo8>P„(; Р„ — наибольшее по величине основание.

Выходы коммутаторов 1 .и 2 подключены к входам схем 6 и 7 сравнения соответственно. Если величина кодов, подаваемых с выходов счетчиков 8 и 9, соответственно больше, то на выходах схем 6 и 7 сравнения форми руется уровень логического "0", если меньше или равно, то формируется уровень логической "1". Счетчики 8 и 9 представляют соббй двоичные суммирующие счетчики.

Сумматор 10 является комбинационным сумматором по модулю Р;.

1 Д

Входы.-модульного сумматора 1о подключены к входам коммутаторов 3 и 4 соответственно, которые имеют с

n+1 1 — — ) групп входов по fc разрядов

2 в каждой.

Выходы коммутатора 5 подключены к входам модульного сумматора 11 накапливающего типа по модулю p P, .

1=л 4

Причем если на выходах схем 6 и 7 сравнения нули, то код на выходах коммутатора 5 соответствует коду на выходах сумматора 10. Если!

О

55

3 1 на выходе схемы б сравнейия ноль; а на выходе схемы 7 сравнения единица, то код соответствует коду на выходах коммутатора 3. При комбинации на выходах схем 6 и 7 сравнения "1" и "О" соответственно, код соответствует коду на выходах ком" мутатора 4. Если на выходах схем сравнения 6 и 7 "1", то на выходах коммутатора 5 логические нули, Двоичный накапливающий счетчик 28 блока 13 управления имеет число

„1п+1 Г состояний — — 1. Сигнал на выходе

2 схемы 29 сравнения появляется ! 1п+1Г когда на ее входе код — - .

Преобразователь непозиционного .кода в двоичный код работает сле. дующим образом.

Число А представляется остатками ю, о 2, ...., о „ по основа1 ниям P„, Р 9 ° ° ° у Р .

Преобразовать код числа А из. СОК в позиционный код возможно исполь-. зуя метод ортогональных базистов

А=(Ы„R + ЫРа+ ..+о(п"ï / р где P = П P., а  — коэААициент орI .i=4 1

1 тогонального базиса, удовлетворяющий сравнениям

В„, =1(mod P;);

Bq =0 (mod P j ), + j + е

Рассмотрим первую пару слагаемых

А „а- с „В1+ 4Pg °

Если 4q 12, то

А 1-Ы,В1,+ 5)(RZIP9

В12 В „+R< )» 21 2 " °

Если ale с 2 то

А12=/Ы В + и В1/$

Таким образом, процесс преобразования числа А из COK в позиционный код сводится к последовательному полярному получению слагаемых в зависимости от соотношения между остатками и о 1 ноем °

В начальный момент времени счетчики 8 и 9, сумматор 11 по модулю, триггер 27 и счетчик 28 обнулены.

При поступлении запускающего импульса по входу 19 происходит обнуление содержимого сумматора 11, счетчика 2& и через элемент ИЛИ 32 содержимого счетчиков 8 и 9. Содержимое счетчика 28, равное нулю, .определяет тот код, по которому на входы схем 6 и 7 сравнения будут поданы коды .е(„и Ы коммутаторами 1 и 2, а на выходах коммутато179547 4 ров 3 и 4 появятся коды, соответствующие В и В . На выходе комби1 национного модульного сумматора 10 сформируется величина В1+В /+.

На выходе коммутатора 5 будет получен код В„, В или,В,q, в saвисимости от сигналов на выходах схем 6 и 7 сравнения.

Через время, определяемое элементом 33 задержки, т.е. через время, необходимое для окончания переходных процессов, триггер 27 устанавливается в единичное состояние, разрешая тем самым прохождение тактовых импульсов через элемент И 30 по выходу 26 на тактовый вход сумматора 11. При этом к нулевому содержимому сумматора 11 прибавится константа В«, а через время, необходимое

1 для окончания суммирования, этот же импульс на выходе элемента 34 задержки по выходу 23 увеличит содержимое счетчиков 8 и 9 на еди25 ницу. Если при этом произойдет изменение сигналов на выходах схем б и 1 сравнения, то, соответственно, изменится и код числа на выходе коммутатора 5, который при поступлении следующего тактового импульса по выходу 26 вызовет изменение содержимого сумматора 11 на величину этого числа по модулю P.

При единичных сигналах на выхо35 дах схем 6 и 7 сравнения, сигнал с выхода элемента И 12 защитит одновибратор 35, логический ноль с инверсного выхода которого заблокирует элемент И 30, вследствие

40 чего осуществляется пропуск тактового импульса, а логическая "1" с прямого выхода увеличит содержимое счетчика 28, вследствие чего на выходах коммутаторов 1 - 4 появятся коды чисел, 0t, о(4, 35 и В соответственно и через элемент ИЛИ 32 по выходу 22 установит счетчики 8 и 9 в нулевое состояние. На выходе сумматора 10 будет получена величина В, à íà выходе коммутатора 5 код, соответствующий следующей паре остатков.

Через время, необходимое для окончания переходных процессов одновибратор 35 разблокирует элемент И 30 и первый пришедший тактовый импульс по выходу 26 вызовет прибавление

1179547

Процесс преобразования будет продолжаться .до тех пор, пока не начнут преобразовываться последняя пара остатков o(; и о ;+ . Появление на выходе счетчика 28 числа

n+1à †- вызовет появление на выходе

2 схемы 29 сравнения логической "1".

В тот момент времени, когда на выходах обоих схем 6 и 7 сравнения сигналы станут равны логической "1", на выходе элемента И 12 сигнал логической "1" по входу 24 вызовет появление на выходе элемента И 3 1 сигнала логической "1", которая вернет триггер 27 в исходное сос.тояние. Сигнал логической "1" на выходе 20 означает окончание процесса преобразования числа А, а содержимое сумматора 11 по модулю будет соответствовать позиционному значению числа А.

По сравнению с прототипом данный преобразователь обладает более высоким быстродействием.

Максимальное число тактов преобразования в прототипе составит

10 величину ь-1

Д Р +Р -2.

1 П

1-1

3 предложенном преобразователе максимальное число тактов равно

15 n+1

Np=- —-a

2i i-=1

Таким образом, для реальных диа20 пазонов СОК, предложенный преобразователь более чем в пять раз превосходит по быстродействию известный.

1179547

Составитель А.Клюев

Редактор M.Товтин Техред С.йовжий Корректор И.Розман

Заказ 5696/61 Тираж 872 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Иосква, R-35, Раушская наб., д. 4/5

Филиал ППП "Патент", r.Óæãaðîä, ул.Проектная, 4