Многоканальное устройство приоритета

 

МНОГОКАНАЛЬНОЕ УСТРОЙСТВО ПРИОРИТЕТА, содержащее два регистра элемент ИЛИ-НЕ и блок управления, включающий дешифратор и элемент задержки , причем информационные входы первого регистра являются запросным входами устройства, выходы первого регистра.соединены с соответствующи ми разрядными информационными и установочными входами второго регистра , выходы которого подключены к входам элемента ИЛИ-НЕ и к выходам устройства, а вход синхронизации устройства соединен с входом синхронизации первого регистра и входом элемента задержки блока управления, выходы дешифратора блока управления соединены с входами синхронизации соответствующих разделов второго регистра, отличающееся тем, что, с целью повьппения быстродействия устройства, блок управления содержит регистр и блок памяти запросов , причем адресные входы блока памяти соединены с соответствующими выходами первого регистра, а выходы блока памяти запросов - с информационными выходами регистра блок управления, управляющий вход которого соединен с выходом элемента задержки, а информационные выходы регистра блока управления соединены с информационными входами дешифратора , управляющий вход которого подключен к выходу элемента ИЛИ-HF..

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

А (51)4 G 06 F 9 46

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н ABTOPCHOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРС ВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3728527/24-24 (22) 06.04,84 (46) 23.09.85. Бюл. Ф 35 (72) А.Н.Бучнев, Н.П.Васильев, В.Р. Горовой и Е,И.Карпунин (53) 681.325(088.8) (56) Патент CIJIA + 4017841, кл. 340-172,5, 1977.

Авторское свидетельство СССР

N - 824210, кл. G 06 F 9/46, 1981. (54) (57) МНОГОКАНАЛЬНОЕ УСТРОЙСТВО

ПРИОРИТЕТА, содержащее два регистра, элемент ИЛИ-НЕ и блок управления, включающий дешифратор и элемент задержки, причем информационные входы первого регистра являются запросными входами устройства, выходы первого регистра. соединены с соответствующими разрядными информационными и установочными входами второго регистра, выходы которого подключены к входам элемента ИЛИ-НЕ и к выхо„., SU „1180895 дам устройства, а вход синхронизации устройства соединен с входом синхронизации первого регистра и входом элемента задержки блока управления, выходы дешифратора блока управления соединены с входами синхронизации соответствующих разделов второго регистра, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия устройства, блок управления содержит регистр и блок памяти запросов, причем адресные входы блока памяти соединены с соответствующими выходами первого регистра, а выходы блока памяти запросов — c информационными выходами регистра блока управления, управляющий вход кото. рого соединен с выходом элемента задержки, а информационные выходы регистра блока управления соединены с информационными входами дешифратора, управляющий вход которого подключен к выходу элемента ИЛИ-HF..

1180895

Изобретение относится к цифровой вычислительной технике, в частности к устройствам приоритета, и может быть использовано для обработки запросов на обслуживание от нескольких 5 активных устройств.

Цель изобретения. — повышение быстродействия устройства.

На чертеже приведена функциональная схема устройства.

Устройство содержит регистры 1 и 2, триггеры 3 и 4, элемент ИЛИ-НЕ 5, блок 6 управления, элемент 7 задержки, блок 8 памяти запросов (ПЗУ), дешифратор 9, регистр 10, запросные входы 11, выходы 12 устройства, вход

13 синхронизации.

ПЗУ предназначено для набора наиболее приоритетного запроса йз поступивших запросов в данном такте на 20 входы 11 устройства и запомнившихся в регистре 1, Оно может быть выполнено любым известным способом. В качестве ПЗУ также могут быть использованы интегральные микросхемы типа

Р 556РТ4, К556РТ5. В данном случае принято, что приоритет запро;ов убывает с возрастанием порядкового номера запроса. Зашивка ПЗУ для устройства на четыре входа представ- 30 лена в таблице (вход А1 соответствует первому запро у, вход А2 — второму и т.д).

Выходной

Наиболее приСостояние входов код

А A> A> орите1ный зап1 2

40 рос

0 0

0 0 0 0

0 0 0 1

0 0 1 0

0 0 1 1

0 1 0 0

0 1 0 1

0 1 1 0

0 1 1 1

1 0 0 0

0 0

0 1

А„

0 0

1 0 50

0 0

О 1

А„

Ат

0 0

1 1

А„

Продолжение таблицы.

Состояние вход

А А А А

0 0

0 1

0 0

1 0

0 0

0 1

0 0

А1

1 0 0 1

1 0 1 0

1 0 1 1

1 1 0 0

1 1 0 1

1 1 1 0

1 1 1

А2

А„

А„

Многоканальное устройство приоритета работает следующим образом.

Активный блок, например процессор, инициирующий обмен с устройством общего пользования, при отсутствии относящегося к нему сигнала разрешения на одном из выходов формирует сигнал запроса, который в виде логической единицы поступает на соответствующий вход 11 устройства..

Получив через некоторое время сигнал разрешения в виде логической единицы,. активное устройство, не снимая сигнала запроса, производит обмен с устройством общего пользования и по окончании обмена снимает запрос. В ответ на снятие запроса снимается сигнал разрешения после чего производится анализ на копившихся запросов, выдача разрешения на один из выходов 12 на подключение очередного, активного устройства к устройству общего пользования и т.д.

В начальном состоянии на выходах

12 устройства поддерживаются уровни логических нулей, так как отсутству" ют запросы от активных устройств. Регистры 1 и 2 обнулены, элемент

ИЛИ-НЕ 5 формирует единичный сигнал, поддерживающий дешифратор 9 в открытом состоянии. Тактовые импульсы, действующие. на входе 13, записывают в регистр 10 код "00".

1180895

Составитель В.Микуцкий

Редактор Т.Кугрышева Техред С.Мигунова Корректор В.Гирняк

Заказ 5927/48 Тираж 709 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

1}3035, Москва, Н35, Раушская наб., д.4/5

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4

Если на один из входов 11 поступит запрос от активного устройства, очередным актовым импульсом на входе

13 в соответствующий разряд регистра

1 записывается логическая "единица". 5

Этот же тактовый импульс, задержанный на время срабатывания регистра

1 и ПЗУ 8 с помощью элемента 10 задержки, записывает в регистр 10 код, выработанный в ПЗУ 8. Этот код расшифруется дешифратором 9 и на соответствующем синхронизирующем входе регистра 2 появляется сигнал логической "единицы, который устанавливает в единицу соответствующий 15 триггер 4 регистра 3. Сигнал с выхода регистра 2 является сигналом разрешения на обмен с устройством общего пользования для процессора, установившего запрос. Этот же сиг- 20 нал разрешения через элемент

ИЛИ-НЕ 5 блокирует дешифратор 9, на выходах которого в этом случае поддерживается сигнал логического нуля". После окончания обмена процессор снимает запрос с входа 11 и очередной тактовый импульс на входе 13 обнуляет соответствующий разряд регистра 3. Это приводит к немедленному (с точностью до времени срабатывания триггера 4) обнулению соответствующего разряда регистра 2, снятию разрешения с выхода

12 устройства и разблокированию дешифратора 9.

Если во время обработки одного запроса в регистре накапливается еще несколько запросов, то после разблокировки дешифратора 9 в регистре 10 уже будет подготовлен код, который записывает "единицу" в регистр 2, в разряд, соответствующий запросу с наивысшим приоритетом.

После того как активное устройство с наивысшим приоритетом запроса произведет обмен с устройством общего пользования, его запрос в регист-. ре 1, а следовательно, и разрешение. в регистре 2 снимутся > разблокируется дешифратор 9 и немедленно будет выдано разрешение на обмен с устройством общего пользования активному устройству со следующим приоритетом.