Коррелятор

 

1. КОРРЕЛЯТОР, содержащий (h + .1)разрядный счетчик, выходы младших разрядов которого соединены с соответствующими адресными входами блока постоянной памяти и первого блока памяти, выход (п -1)-го разряда счетчика соединен с входом переключения режима первого сумматора , вход счетчика объединен с входом синхронизации первого сумматора , с входом управления записью первого блока памяти и подключен у. выходу генератора тактовых импульсов , выходы -X разрядов счетчика (где i п -т , п -1) соединены с соответствующими младшими адресными входами записи второго блока памяти, вход управления записью которого подключен к выходу (п-т-1)-го разряда счетчика, старшие адресные входь записи и чтения второго блока памяти соответственно подключены к прямому и инверсному выходам п -го разряда счетчика , младшие адресные выходы чтения второго блока памяти подключены к соответствующим выходам блока постоянной памяти, выход второго блока памяти соединен с первым информационным входом первого сумматора , второй информационный вход ко- % торого подключен к выходу первого блока памяти, отличающийс я. тем, что, с целью расширения функциональных возможностей за счет одновременной работы с двумя . опорными сигналами, в него введены второй сумматор, регистр и блок сглаживания, вход синхронизации которого подключен к выходу (п-1)го разряда счетчика, информацион (/) ный вход блока сглаживания подключен к выходу первого блока памяти , выход блока сглаживания является выходом коррелятора, выход первого сумматора соединен с информационным входом регистра, управляющий вход которого подключен к выходу генератора тактовых импульсов , выход регистра соединен с информационным входом первого блока памяти, выход второго сумматора соединен с информационным входом второго блока памяти, управляющий вход и информационные входы второго сумматора являются соответствующими разрядными информационными входами коррелятора. 2. Коррелятор по п. 1, отличающийся тем, что блок сглаживания содержит сумматор, компаратор и регистр, вход синхронизации которого является входом синхронизации блока, информационный вход регистра объединен с первым инфор

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН

92 А (19) (! 1) (51) 4

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

ОПИСАНИЕ ИЗОБРЕТ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 3706890/24-24 (22) 05.03.84 (46) 23,09.85. Бюл. У 35 (72) В.П. Абрамович, П.В. Ильичев, В.П. Малышев, В.И. Угаров, Д.П. Фролов и И.И. Якимович (71) Акустический институт им. акад.

Н.Н, Андреева и Приборостроительный завод им. 50-летия Кирг.ССР (53) 621.3(088.8) (56) Авторское свидетельство СССР

Ф 642713, кл. С 06 F 15/336, 1979.

Авторское свидетельство СССР

)) 1026144, кл. G 06 F 15/336, 1982. (54)(57) 1. KOPPEJNTOP, содержащий (n + .1 )-разрядный счетчик, выходы младших разрядов которого соединены с соответствующими адресными входами блока постоянной памяти и первого блока памяти, выход (n -1)-ro разряда счетчика соединен с входом переключения режима первого сумматора, вход счетчика объединен с входом синхронизации первого сумматора, с входом управления записью первого блока памяти и подключен .к выходу генератора тактовых импульсов, выходы -х разрядов счетчика (где i = n — m, 1) -1) соединены с соответствующими младшими адресными входами записи второго блока памяти, вход управления записью которого подключен к выходу (n-ш-1)-го разряда счетчика, старшие адресные входы записи и чтения второго блока памяти соответственно подключены к прямому и инверсному выходам п -ro разряда счетчика, младшие адресные выходы чтения второго блока памяти подключены к соответствующим выходам блока постоянной памяти, выход второго блока памяти соединен с первв1м информационным входом первого сумматора, второй информационный вход которого подключен к выходу первого блока памяти, о т л и ч а ю щ и йс я. тем, что, с целью расширения функциональных возможностей за счет одновременной работы с двумя .опорными сигналами, в него введены второй сумматор, регистр и блок сглаживания, вход синхронизации которого подключен к выходу (n-1)ro разряда счетчика, информационный вход блока сглаживания подключен к выходу первого блока памяти, выход блока сглаживания является выходом коррелятора, выход первого сумматора соединен с информационным входом регистра, управляющий вход которого подключен к выходу генератора тактовых импульсов, выход регистра соединен с информационным входом первого блока памяти, выход второго сумматора соединен с информационным входом второго блока памяти, управляющий вход и информационные входы второго сумматора являются соответствующими разрядными информационными входами коррелятора. :В»

2. Коррелятор по п. 1, о т л ич а ю шийся тем, что блок сглаживания содержит сумматор, компаратор и регистр, вход синхронизации которого является входом синхронизации блока, информационный вход регистра объединен с первым инфор1180927 мационным входом сумматора, первым ционным входом сумматора и вторым входом компаратора и является инфор- входом компаратора, выход которого мационным входом блока, выход ре- соединен с управляющим входом сумматора гистра соединен со вторым информа- вход которогоявляется выходомблока...

Изобретение относится к специализированным средствам вычислительной техники и может быть использовано в системах автоматического управления для обнаружения опорных 5 частотно-модулированных сигналов в анализируемом случайном сигнале.

Цель изобретения — расширение функциональных возможностей за счет одновременной работы с двумя опорными сигналами.

На фиг. 1 представлена структурная схема коррелятора; на фиг. 2структурная схема блока сглаживания; на фиг. 3 — процесс формирования констант опорных сигналов.

Коррелятор содержит счетчик 1, блок 2 постоянной памяти, первый 3 и второй 4 блоки памяти, первый регистр 5, первый 6 и второй 7 сумматоры, генератор 8 тактовых импульсов и блок 9 сглаживания, который содержит регистр 10, компаратор 11 и сумматор 12.

Последовательность значений входного сигнала x» = (х х1 ... х,) где j =О, (M-1), г =О, 1, 2, подается на вход устройства, причем младшие разряды входных чисел поступают на соответствующие инфор- 30 мационные входы сумматора 7, а стар" ший разряд х ., — на вход управления сумматора 7, выход которого подключен к информационному входу второго блока 4 памяти, управляющий вход и адресные входы которого под ключены соответственно к выходам счетчика 1 и блока 2 постоянной памяти, адресные входы которого объединены с адресными входами первого блока 3 памяти и соответственно соединены с выходами и младших разрядов счетчика 1, выход (и-1)-ro разряда которого подключен к входу переключения режима, 45 сумматора 6 и входу синхронизации регистра 10, а вход счетчика 1 соединен с выходом генератора 8 тактовых импульсов, входом синхронизации регистра 5 и управляющим входом блока 3 памяти, информационный вход которого через регистр 5 подключен к выходу первого сумматора

6, первый информационный вход которого соединен с выходом блока 4 памяти, а второй информационный вход сумматора 6 подключен к выходу блока 3 памяти, информационному входу регистра 10 блока сглаживания, первому, входу компаратора 11 и первому информационному входу сумматора

12, вход которого соединен с выходом компаратора 11 управляющий второй вход которого подключен к выходу регистра 10 и второму информационному входу сумматора 12, вход синхронизации регистра 10 является входом синхронизации блока, вьмод компаратора соединен с управляющим входом сумматора 12, выход которого является выходом блока

9 сглаживания.

Коррелятор работает следующим образом.

В четные (m +1)-разрядные ячейки памяти блока 2 постоянной памяти записываются N = 2" чисел

В; -" (Ь,, Ь<, ..., b )z характеризующих опорный сигнал у =

= sin f2» Ft + ((4j), а в нечетные ячейки — М чисел В; =. (b, 0, ... Lm )z соответствующих опорному сигналу = sb $2 uF<+ о(t)).

Для формирования чисел в опорные сигналы длительности Т квантуются по времени с частотой 3, = f /2" где 10 - частота следования импульсов с выхода генератора 8 тактовых импульсов. Полученные отсчеты опорных сигналов разбиваются на Й блоков по М 2 ординат. Эти ординаты квантуются на два уровня: м-<

-1

<%- )1 "1 1

С

qe(q-<1

С

zv (q- ) <, при ((М; g)/f,j q P(hA;wj+ <)/f,).

Ч P â€,в остальных случаях

1, пРи ({М,+1@,) ((М;+) I)/f, I;

Я и

0 в остальных случаях

Если," = 1 (Е; = 1), то 1 (Ь,,Ъ, ...Ъ,),;Ь = 1, Есл в

i-ом блоке все числа ), (М; ) равйы нулю, то В; = О. Процесс формирования чисел В; ° и В;, которые характеризуют наличие и расположение максимумов опорных частотно-модулярованных сигналов в 1 -м блоке, для M = 8, f, .= 8 F изображен на фиг. 3 ..

Исследуемому центрированному случайному сигналу -AU i Х < А U, где л-4 о

А = 2" -1, соответству т двоичный код Х = (Х Х 1 е ° а Х . ) е

Во втором сумматоре 7 формируются числа

1 1 Х-А-1, при Х А, Х-А, при Х > А.

Режимы работы сумматора 7 задаются значением старшего разряда двоичного числа Х. Такое преобразование информации позволяет перевести входные числа в дополнительный код, что исключает выполнение операций вычитания в устройстве и дает воэможность совместить два метода вычисления: знаковый при

/Х(6) /c Îo, и релейный нри других

Х, что позволяет обнаруживать малые сигналы без увеличения разрядности входных чисел. В таблице приведены значения чисел Х и Х при к = 3.

180927 4

Значение Х записывается с частотой f< во второй блок 4 памяти, который содержит 2М к-разрядных ячеек памяти. Одновременно из этого блока производится чтение информации с частотой,, при этом М/f = 2М /g,. Так как старшие адресные входы записи и чтения блока 4 памяти подключены соответственно

10 к прямому и инверсному выходам и-го разряда счетчика 1, то запись и чтение производится поочередно из разных половин блока 4 памяти.

Константы В, поступая с выхода бло15 ка 2 постоянной памяти на младшие адресные входы чтения блока 4 памяти, считывают иэ ячеек памяти значения Х, т.е ° на выходе блока

4 памяти одйотактной операцией

20 формируются суммы

В первом сумматоре 6 формируются частичные суммы

$ЧЧ = $9.{%, + СЧ.И-1 Я.Ъ = — S + С г(с -il иг1%-tl ) которые записываются соответственно в четные и нечетные ячейки пер35 вого блока 3 памяти, причем номер четной или нечетной ячейки памяти совладает с номером частичной суммы, расположенной в ней. При добавлении слагаемого к частичной. сумме

40 - с номером q она перемещается s ячейку блока 3 памяти с номером (+ 1),. равному количеству слагаемых в частичной сумме. Блок 3 памяти работает в режиме чтения, когда

45 выходные импульсы генератора 8 тактовых импульсов ТИО = 1, и в режиме записи при нулевых значениях этих импульсов. Считанная из блока

3 памяти информация сохраняется

50 на его выходах до прихода следующего тактового импульса. Отрицательный фронт импульса ТИО записывает информацию с выхода первого сумматора 6 в регистр 5. 3а один

И цикл вычисления (20 тактов) в первом сумматоре 6 к каждой частичной сумме добавляется одно слагаемое.

За это время в блок 4 памяти запи1180927 сывается М значений входного сигнала.

Каждый цикл вычисления начинается приходом импульса с выхода (п-1)-го разряда счетчика 1 на вход синхронизации блока 9 сглаживания и вход переключения режима первого сумматора 6. В нулевой и первый такты вычисления информация с выхода первого блока 3 памяти фиксиру— ется в регистре 10, а выходные коды блока А памяти поступают непосредственно на вход регистра 5. В остальные такты вычисления первый сумматор 6 работает в режиме сложения кодов.

Частичные суммы, содержащие Н слагаемых, пропорциональны оценкам взаимных корреляционных функций исследуемого и опорных частотно-модулированных сигналов:

«(() = —, "xz (гт(й) = — з

3 блоке 9 сглаживания формируется сумма г + Я,5 SzÄ npe S„„ Бд

0,5 Я „+ Я „при 81р 8кг.

Режим работы сумматора 12 блока сглаживания задается выходным потенциалом компаратора 11.

Превышение значений 5 заданного порога Ьр является критерием обнаружения сигнала корреляционным л методом, причем значения 5 и 5 =

5 я z и — х +бл "«.„хХ 3 э отличаются один от другого не более чем на 11,8Х.

Введение несложных элементов (двух сумматоров, двух регистров и компаратора) и новых соединений позволяет одновременно вычислять оценки взаимной корреляционной функции исследуемого сигнала с двумя опорными частотно-модулированными сигналами. Если, например, K(4) =

= у (4 t1 l4 F ), то значение 5г пропорциональны ординатам огибающей взаимной корреляционной функции

К „ (т,), что по сравнению с известным коррелятором позволяет избежать пропаданий сигнала на выходе устройства при сдвиге фаз между сигналами g и Е, равным Я /2.

Преобразование информации в сумматоре. 7 дает воэможность совместить знаковый и релейный методы вычисления, что расширяет динамический диапазон исследуемого сигнала.

1180927 РиаJ

Составитель А. Иванова

Редактор Н. Яцола Техред А. Набинец Корректор М. Максимишинец

Заказ 5928/49 Тираж 709 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5 филиал ППП "Патент", г. Ужгород, ул. Проектная, 4