Устройство фазирования числовых последовательностей

 

1. УСТРОЙСТВО ФАЗИРОВАНИЯ ЧИСЛОВЫХ ПОСЛЕДОВАТЕЛЬНОСТЕЙ, содержащее первьш блок сравнения, генератор импульсов, первый блок памяти, счетчик, блок фазовращателей, о тличающееся тем, что, с целью повьшения достоверности передачи , в него введены второй блок памяти , элемент ИЛИ, второй счетчик, второй блок сравнения, решающий блок, фазовый дискриминатор, выход первого блока сравнения подключен к первому входу первого блока памяти , выход которого подключен к первому входу второго блока памяти, вькод генератора импульсов соединен с вторыми входами первого и второго блоков памяти, вьрсод второго блока памяти соединен с первым входом первого счетчика, вькод которого подключен к первым входам элемента ИЛИ и второго счетчика, выход элемента ИЛИ подключен к управляющему входу блока фазовращателей, первьм и второй выходы второго счетчика подключены соответственно к второму входу первого счетчика и к первому входу решающего блока, первый выход которого соединен с первым входом второго блока сравнения, выход которого соединен с вторым входом второго счетчика, второй выход решаюа его блока подключен к второму входу элемента ИЛИ, выход фазового дискриминатора подключен к второму входу решающего блока, входы первого блока сравнения, фазового дискриминатора i и информационные входы блоков фазо . вращателей являются информационными входами устройства, вход второго блока сравнения является управляющим входом устройства, выходы блока фазовршцателей являются информационными выходами устройства, первьш выход PEMBJw , решшощего блока является управляющим выходом устройства. 2. Устройство по п, 1, о т л ичающееся тем, что решающий Ol блок содержит триггеры, выход первого о триггера подключен к первому входу « второго триггера, второй вход которого подключен к его первому выходу, первые входы первого и третьего триггеров объединены и являются первым входом решающего блока, -вторые входы первого и третьего триггеров объединены и являются вторым входом решающего блока, второй выход второго триггера является первым выходом решающего блока, выход третьего триггера является вторым выходом решающего блока.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

„„5U ÄÄ 1181567 (б1) G 08 С 19/16

5 !

Ь

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ПАТЕНТУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3437215/24-24 . (22) 05. 05. 82 (31) 8109002 (32) 06.05.81 (33) FR (46) 23. 09. 85. Бюл. № 35 (72) Шарль Анри Аб Дер Альден и Пьер Анри Беренгиер (FR) (71) Сосьете Аноним де Телекоммюникасьон (РК) (53) 621,398(088.8) (56) Патент Франции ¹- 7918479, кл. Н 04 L 1/02, 1981, Шляпоберский В.С. Основы техники передачи дискретных сообщений. N.:

Связь, 1973, с. 428-431, рис. 8.1, 8.2, 8.4. (54)(57) 1. УСТРОЙСТВО ФАЗИРОВАНИЯ

ЧИСЛОВЫХ ПОСЛЕДОВАТЕЛЬНОСТЕЙ, содержащее первый блок сравнения, генератор импульсов, первый блок памяти, счетчик, блок фазовращателей, о тл и ч а ю щ е е с я тем, что, с целью павьппения достоверности передачи, в него введены второй блок памяти, элемент ИЛИ, второй счетчик, второй блок сравнения, решающий блок, фазовый дискриминатор, выход первого блока сравнения подключен к первому входу первого блока памяти, выход которого подключен к первому входу второго блока памяти, выход генератора импульсов соединен с вторыми входами первого и второго блоков памяти, выход второго блока памяти соединен с первым входом первого счетчика, выход которого подключен к первым входам элемента ИЛИ и второго счетчика, выход элемента

ИЛИ подключен к управляющему входу блока фазовращателей, первьпй и второй выходы второго счетчика подключены соответственно к второму входу первого счетчика и к первому входу решающего блока, первый выход которого соединен с первым входом второго блока сравнения, выход которого соединен с вторым входом второго счетчика, второй выход решающего блока подключен к второму входу элемента ИЛИ, вьгход фазового дискриминатора подключен к второму входу решающего блока, входы первого блока сравнения, фазового дискриминатора и информационные входы блоков фаза- Я вращателей являются информационными входами устройства, вход второго блока сравнения является управляющим входом устройства, выходы блока фазовращателей являются информационными

-выходами устройства, первьпй выход ,решающего блока является управляющим (щу ! выходом устройства.

2 „Устройство по п. 1, о т л и- QQ ч а ю щ е е с я тем, что решающий ® блок содержит триггеры, выход первого Д триггера подключен к первому входу ф,.1 второго триггера, второй вход которо- е ц га подключен к его первому выходу, первые входы первого и третьего триггеров объединены и являются первым входом решающего блока, вторые входы первого и третьего триггеров объединены и являются вторым входам решающего блока, второй выход второго триггера является первым выходом решающего блока, выход третьего триггера является вторым выходом решающего блока, 1181567 2

Изобретение относится к цифровой передаче информации и, в частности, к фазированию числовых последователь— ностей для обеспечения порядка. переключения, причем названные ряды со— держат сигналы идентичных данных и сигнал синхронизации одной и той же частоты.

Цель изобретения — повышение достоверности передачи. 1О

На фйг, 1 изображено предлагаемое устройство; на фиг. 2 — решающий блок, на. фиг. 3 и 4 — временные диаграммы работы устройства.

Устройство содержит первый блок 1 15 сравнения, первый блок 2 памяти, генератор 3 импульсов, второй блок 4 памяти, второй блок 5 сравнения, пер-вый счетчик 6, второй счетчик 7, решающий блок 8, элемент ИЛИ 9,корреля- 20 тор 10 состоящий из .блоков 1-4, фазовый дискриминатор 11, логический узел 12, состоящий из блоков 5-9, и блок 13 фазовращателей. Решающий блок 8 содержит первый, второй и тре-25 тий триггеры.

Устройство работает следующим образом.

Два ряда данных D; и D„ - поступают издвух различныхканалов идолжны быть одинаковыми, Устройство исследует несовпадение двух рядов данных

D, è D . Сигнал синхронизации Н;, I

1 имеющий такую же номинальную частоту, что и сигналы синхронизации Н

35 и Н - названных рядов, но четко определенную фазу, задает работу блока 1, принимающего сигналы Р;г и Dz,„. !, Блок 1 сравн>п ает предварительно синI хронизированные сигналы Н,, D.„ „и

Ру и подает представительный сигнал

Рт (расхождение) испытания на совпадение данных, Для смещения одного сигнала по отношению к другому (фиг„2) моменты сравнения (сигнал С) соответ-, ствуют спадам сигнала синхронизации

Н. . В некоторые моменты (сигнал С) этого сигнала синхронизации обнаруживают несовпадение двух сигналов данных D и Р „Другой сигнал не г совпадения D> изображается при этом ненулевым сигналом (неодинаковые биты Ь и Ь, на фиг, 3), Генератор 3 намного ниже ритма числовых последовательностей подает сигнал прямоугольной формы Ь, определяющий пакет битов постоянной длины 1р/р — целое число), соответствующей периоду этого сигнала h„

Сигнал IY несовпадения закладывается в блок 2 до конца пакета, определяемого h, который также накладывается на него, На выходе блока 2 подается сигнал PER (ошибочный пакет), указывающий на то, что пакет битов содержит по меньшей мере одно несовl падение между данными D>< и D Taf » ким образом, этот сигнал РЕК не реагирует на вторую ошибку, которая может существовать в том же пакете, В блоке 4 сигнал PER закладывается в память в течение продолжительности следующего пакета, подавая сигнал

h на вход блока 4.

На выходе блока 4 импульс NOCO несовпадения равен 1 в течение заданного постоянного времени, если имеется по меньшей мере одно несовпадение данных в предшествующем пакете. Это постоянное время испускания импульса

NOCO должно быть действительно совместимо с работой медленной части устройства для корреляции данных. Описанная часть, образованная блоками 1 — 4, работает с частотой Н и является

"быстрой" частью, уменьшенной сознательно, ввиду потребления энергии.

Сигнал NOCO подается на вход счетчика 6, который считает импульсы

NOC0 между двумя импульсами, смещенными на t от .сигнала INIT (иници1 ализация), подаваемыми счетчиком 7.

Если счетчик 6 подходит к своему максимальному счету q, который является заданной величиной до поступления другого импульса сигнала INIT он подает им.,тульс отсутствия корреляции

ABSCORR на выходе (фиг. 4). Если импульс ABSCOORR подается до окончания промежутка времени t, то счетчик 7 инициализируется. В этом случае и когда счетчик 7 подходит к t импульс

INIT инициализирует счетчик 6. Бре.мя t, выбирается для распознавания отсутствия корреляции на последовательности с наименьшим содержанием переходов. В самом деле, данные, передаваемые обычно по радиорелейным линиям, содержат растр собственно данных и некоторое число слов или битов для систематического включения, Таким образом, частота сигнала h след. длина пакета, является одним из параметров, позволяющихоптимизиро— вать работупредлагаемого коррелятора.

1181567

Длина пакета должна учитывать содержание переходов рассматриваемых данных, а также их временное распределение, На фиг. 3 изображен частный случай, когда длина р пакета равна 10 битам.

Параметр q подсчитывающий импульсы NOCO между двумя импульсами INIT, выбирается таким образом, чтобы предлагаемый коррелятор не реагировал 10 на ошибки, которые могут существовать на данных, и для того, чтобы рп было совместимо с допустимыми величинами пульсации.

Такой коррелятор 10 успешно приме-1 няется в случае запроса на коммутацию пучков для разрешения запроса Т, на

1 1 коммутацию, исходящего иэ канала порядка i означающего, что канал i требует помощи или, если он уже имеет ее, что он не желает больше иметь ее. Сигнал Т„ находится в 1, когда канал i находится в нормальном приеме, и в О, когда каналу д оказывается помощь. Назовем х аварийный канал. Тогда ряд Р „, соединенный со

1 Г своим синхронизатором Н „, сравнивается с рядом D соединенным со своим синхронизатором Н, Дискриминатор 11 фазы принимает З0 сигналы синхронизации Н „ и Н;„и подает на выходе представительный сигнал фо смещения фазы между синхро низаторами двух последовательностей.

Таким образом, пока коррелятор

10, включающий элементы 1, 2, 4, 3

35 (фиг. 1)., испытывает данные на несовпадения, дискриминатор 11 задает режим смещения фазы синхронизаторов на входе решающего блока 8.

Если ф = О, имеется неприемлемое смещение фазы, так как оно слишком большое, и блок 8 подает сигнал

ABSPHA означающий отсутствие фазировани" синхронизаторов двух цифро 45 вых рядов, на входе элемента ИЛИ 9, который в свою очередь подает на выходе импульс PAR (шаговый), означающий плохую фазу.

Л

Блок 8 подает также, когда фаза 50 плохая, ненулевой сигнал К, который подается на вход блока 5, который принимает также сигнал Т „ запроса на переключение канала i, причем

N = О означает, что сигналы находят- ся в фазе. Сигнал N указывает на то, в каком состоянии. находится переключение: если N = 1, канал i находит4 ся в режиме нормальной передачи, если N = О, действует аварийный канал х. Когда Т,и N находятся в раз.личном состоянйй блок 5 подает сигнал REC (поиск), разрешающий поиск правильного положения фазы аварийного канала. Сигнал REC подается на вход счетчика 7 и служит для его инициализации, Счетчик 6 несовпадений считает импульсы NOCO между двумя импульсами INIT, подаваемыми этим счетчиком 7 и если он подходит к своему максимальному счету q до поступления ?И?Т,он испускает импульс об отсутствии корреляции

ABSCORR на выходе, означающий, что данные находятся в плохом фазовом соотношении. Этот сигнал ABSCORR также подаваемый на вход элемента

ИЛИ 9, также позволяет подавать импульс PAP на выходе.

Сигнал ABSCORR включает счетчик 7.

Если к концу времени t не было дру1 гого импульса ABSCORR то счетчик

7 подает импульс TTEST на вход блока 8, который может при этом в зависимости от состояния ф, подаваемо го дискриминатором 11, освобождать импульс РАР на выходе элемента ИЛИ 9, накладывая на него представительный импульс ABSPHA плохой фазы, Таким образом, коррелятор 10 позволяет очень быстро испытать (он работает в ритме H;) фазовую связь и зачастую

1 плохую связь между двумя цифровыми рядами, не ожидая того, что дискриминатор 11, более медленный, выдаст свой результат. Выбор q импульсов, позволяющих подавать РАР, таков, что можно защититься от возможных ошибок, а также от дребезжания. Минимальное время испытания данных на одном положении равно след. р

< iÈ где iu равно периоду сигнала Н;.

Наоборот, хороший результат по данным может быть еще подтвержден фазовым испытанием ф в конце времени t.. Промежутки времени t ucnu1 1 тания следуют один за другим и выби-: раются продолжительностью, совместимой с технологиями блоков коррелятора 10 и дискриминатора 11.

В решающем блоке 8 имеются три триггера, которые принимают смещение фазы ф, подаваемое дискриминатором 11 на их входы D а также сигнал

TTEST поступающий с выхода счетчи118156 i

Фиг.1 н; 1ЛПЛ.

-ШШ Ш.Ш.Ы ШШ.Ш

C",а 7. Нервый.из триггеров включается в 1 сигналом INIT, псступающим на его вход Puset (предварительность установки). Второй иэ триггеров включается в 0 сигналом РЕС, поступающим на его вход Clear (установка в исходное состояние). Сигнал ABSPHA имеется па выходе 0 первого иэ триггеров, тогда как выход 0 этого триггера соединен с входом синхронизации СК третьего из триггеров, Этот последний устанавливается в делителе на 2 соединением между его выходом 0 и его входом. D, Запрос на переключение поступает посредством порядкового канала TP на уровень узла 12 для канала, образованного рядом данных D + H и его coj1 ответствующего сигнала синхронизации.

Одновременно аварийный канал х принимается блоком 13 и принимает фазу этих сигналов D + Н в зависимости

10 от сигнала PAR с тем, чтобы подавать на вход коррелятора. 10 и дискриминатора 11 числовую последовательность

0 yr + Н „,имеющую правильное фазовое соотношение с последовательностью требующей аварийный канал.

1181567 б дк

3IV

НОСО

Фиг 7

NOeO

AasCouR

Фиг. 9

Составитель Б, Бурдзейко

Техред Ж.Кастелевич

Корректор О. Луговая

Редактор Н. Яцола

Подписное

Филиал ППП "Патент", r. Ужгород, ул, Проектная, 4

Заказ 5958/64 Тираж 610

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб,, д. 4/5

Устройство фазирования числовых последовательностей Устройство фазирования числовых последовательностей Устройство фазирования числовых последовательностей Устройство фазирования числовых последовательностей Устройство фазирования числовых последовательностей 

 

Похожие патенты:

Изобретение относится к системам дистанционного управления и может быть применено для управления группой артезианских скважин на магистральных газопроводах

Изобретение относится к системам передачи информации и может быть использовано, в частности, для передачи сигналов устройства, находящегося на расстоянии

Изобретение относится к схеме для обмена сигналами ввода-вывода между устройствами для работы в одном из множества режимов с использованием одного канала и может быть использовано в измерительной электронике кориолисового массового расходомера

Изобретение относится к способу измерения параметров электрической сети - амплитудных и действующих значений токов и напряжений в информационно-управляющих комплексах для АСУ распределенными энергообъектами и производствами

Изобретение относится к автоматике и телемеханике и может быть использовано для управления последовательно переключаемыми объектами

Изобретение относится к горной электротехнике и может быть использовано в аппаратуре управления для контроля датчиков, где требуется контроль состояния линии

Изобретение относится к телемеханическим системам, используемым в промышленности и научных исследованиях, и может быть использовано при построении телемеханических систем с большой канальной емкостью
Наверх