Устройство для воспроизведения функций

 

УСТРОЙСТВО ДЛЯ ВОСПРСИЗВЕДЕШ-1Я ФУНКЦИЙ, .содержащее блок управле ния, счетчик адреса, подключенный выходом к адресному входу первого блока памяти,- соединенного выходом кода крутизны с входом первого цифроаналогового преобразователи, а выходом кода длительности участка аппроксимадии - с первым входом блока сравнения кодов, подключенного вторым входом к выходу счетчика числа тактов, а выходом - к информационному входу триггера, соединенного синхронизирующим входом с выходом генератора тактовых и myльсов и с первыми входами первого и второго элементов И, подключенных вторыми входами к прямому и инверсному выходам триггера соответственно , вь1ход первого элемента И соединен с входом сброса счетчика числа тактов, счетный вход которого подключен к выходу второго элемента И, а выход первого цифроаналогового преобразователя соединен с информационным входом блока интегрирования , выход которого подключен к выходу устройства, причем блок управления содержит элементы НЕ, ИтНЕ и мультиплексор, соединенный выхоД рм с входом управления режимом работы блока интегрирования, а первым информационным входом - с выходом элемента НЕ блока управления, подключенного входом к входу задания режима работы, устройства и к входам управления устан овкой кода счетчика .адреса и счетчика цикла тактов отличающееся тем, что, с целью повышения точности воспроизведения функций, в него дополнительно введены второй цифроапалоговый преобразователь, второй блок памяти, сумматор, дешифратор демультиплексор, элемент НЕ и третий элемент И, а блок управления дополнительно содержит элемент ИЛИ и fi элемент И, соединенньй входами с вым выходом демультиплексора и выходом дешифратора, а выходом - с первьм входом элемента ИЛИ блока управ00 ления, подключенного вторым входЬм tc к второму выходу -демультиплексора, СП а выходом - к первому.входу элемента 4 Од И-НЕ блока управления, соединенного выходом с управляющим входом мультиплексора блока управле1шя, а вторым входом - с вторым информационным входом мультиплексора блока управления , входом задания режима работы устройства, управляющим входом генератора тактовых импульсов и первьм входом третьего элемента И, подключенного вторым входом к ,выхрд5; элемента НВ, а выходомк младшему разряду входа первого слагаемого сумматора , соединенного остальными разpядa iи входа первого слагаемого с

союз советских социАлистичесних

РЕСПУБЛИН госудаРственный номитет сссР по делАм изОБРетений и отиРытий (2 i ) 3 729 791 /24-24 (22) 21.04.84 (46) 30.09.85. Бюл. № 36 (72) А.С. Просочкин и А.В. Комаров (53) 681.335(088.8) (56) Авторское свидетельство СССР № 389519, кл. G 06 G 7/26, 1971.

Авторское свицетельство СССР № 746581, кл. G Об С 7/26, 1977.

Авторское свидетельство СССР № 1119041, кл. G Об J 1/00, 1982. (54)(57) УСТРОЙСТВО ДЛЯ ВОСПРОИЗВЕДЕНИЯ ФУ11КЦИ14,,содержащее блок управле ния, счетчик адреса, подключенный выходом к адресному входу первого блока памяти, соединенного выходом кода крутизны с входом первого цифроаналогового преобразователя, а выходом кода длительности участка аппроксимации — с первым входом блока сравнения кодов, подключенного вторым входом к выходу счетчика числа тактов, а выходом — к информационному входу триггера, соединенного синхронизирующим входом с BbI ходом генератора тактовых импульс сов и с первыми входами первого и второго элементов И, подключенных вторыми входами к прямому и инверсному выходам триггера соответственно, выход первого элемента И соединен с входом сброса счетчика числа тактов, счетный вход которого подключен к выходу второго элемента

И, а выход первого цифроаналогового преобразователя соединен с информационным входом блока интегрирования, выход которого подключен к выходу устройства, причем блок управ„„SU„„(182546 А (5Ц4 G 06 С 7/26 6 06 J 1/00 ления содержит элементы НЕ, И- НЕ и мультиплексор, соединенный выходок с входом управления режимом

1 работы блока интегрирования, а первым информационным входом — с выходом элемента НЕ блока управления, подключенного входом к входу задания режима работы. устройства и к входам управления установкой кода счетчика адреса и счетчика цикла тактов, о т л и ч а ю щ е е с я тем, что, с целью повышения точности воспроизведения функций, в него дополнительно введены второй цифроаналоговый преобразователь, второй Е блок памяти, сумматор, дешифратор, у у . демультиплексор, элемент ИЕ и третий MУ элемент И а блок управления допол нительно содержит элемент ИЛИ и элемент И, соединенный входами с ферBbM выходом демультиплексора и BbKKo» дом дешифратора, а выходом — с первым входом элемента ИЛИ блока управления, подключенного вторым входом Оо к второму выходу демулътиплексора, М а выходом — к первому. входу элемента Q3

И-НЕ блока управления, соединенного yeah выходом с управляющим входом мульти- фф плексора блока управления, а вторым входом — с вторым информационным входом мультиплексора блока управления, входом задания режима работы устройства, управляющим входом гене- «фЬ ратора тактовых импульсов и первым входом третьего элемента И, подключенного вторым входом к выходу элемента НБ, а выходом - к мпадшему разряду входа первого слагаемого сумматора, соединенного остальными раз" рядами входа первого слагаемого с

1182546 шиной логического нуля, входом второго слагаемого — с выходом старших разрядов счетчика адреса, а выхо1 дoM — с адресным входом второго блока памяти, выход которого подключен через второй цифроаналоговый преобразователь к входу установки начальных условий блока интегрирования, причем вход элемента НЕ соединен с вторым выходом демультиплексо"

Изобретение относится к аналогОцифровой вычислительной технике и может быть использовано в аналогоцифровых комплексах, устройствах ав-. томатики и измерительной техники.

Цель изобретения — повьппение точности воспроизведения функций.

На чертеже изображена блок-схема . устройства для воспроизведения функций. 10

Устрой тво содержит генератор 1 пиковых импульсов, счетчик 2 адреса счетчик 3 числа тактов, первый и второй блоки 4 и 5 памяти, первый и второй цифроаналоговые преобра- 1 зователи 6 и 7, блок 8 интегрирова- ния, сумматор 9, блок 10 сравнения кодов, блок 11 управления, демультиплексор 12, триггер 13, первый, второй и третий элементы И 14-16, 20 соответственно элемент НЕ 17, дешифратор 18, вход 19 задания режима работы устройства, вход 20 эаданиЯ адреса, вход 21 задания функции и вход 22 задания начальных условий. 21

Блок 11 предназначен для управления режимом работы блока 8 интегрирования и содержит мультиплексор 23 и элемен" ты HP. 24, И-НЕ 25, И 26, ИЛИ 27.

Блок 8 интегрирования может быть выполнен на интегрирующем усилителе 28, двух ключах 29 и.30 и элементе НЕ 31, соединенном входом с управляющим входом блока 8 и управляющим входом первого ключа, и выходом - с управляющим входом второго ключа, подклюЭй ченного сигнальным входом к информа ционному входу блока 8, а выходомра и входом сброса счетчика адреса, подключенного выходами младших разрядов к входам дешифратора, а счетным входом — к первому выхоДу демультиплексора, соединенного информационным входом с выходом пер» ного элемента И, а управляющим входом — с выходом признака окончания функции первого блока памяти.

2 к входу информационного усилителя, вход установки начальных условий которого. соединен с выходом первого ключа.

Устройство может функционировать в двух режимах "Подготовка" и

"Работа-".

Режим "Подготовка" используется для программирования блоков 4 и 5 памяти и устанавливается нулевым значением сигнала на входе 19 устройства. При этом счетчик 2 адреса и .счетчик 3 числа тактов устанавливаются в режим приема информации по установочным входам. Счетчик 8 сбрасывается в нуль, поскольку его установочный вход соединен с шиной логического нуля устройства,. а счетчик

2 адреса устанавливается в состояние, соответствующее и -разрядному коду, который формируется на входе 20 устройства и представляет собой адрес блока 4 памяти, р старших разрядов этого кода определяют адрес блока

5 памяти. По каждому адресу в блок 4 заносится информация, которая формит руется на входе 21 устройства и включает в себя код крутизны (включая знак) наклона линейного участка аппроксимации воспроизводимой функции, код числа тактов, определяющий длину воспроизводимого участка и признак окончания формирования функции.

По каждому адресу в блок 5 памяти заносится код, который формируется на входе 22 устройства и представляет собой значение функции в начале каждого j-ro, где = i 2" (i= О, 1182546

1, 2,..., 2 ), участка аппроксимаР ции. По окончанию программирования блоков 4 и 5 памяти счетчик 2 адреса сбрасывается в нулевое состояние.

При этом нулевой сигнал на выходе блока 11 управления разрешает запись содержимого нулевой ячейки блока 5 памяти, которое является начальным значением воспроизводимой функции, преобразованного в аналоговую форму

10 цифроаналоговым преобразователем в блок 8 интегрирования.

Режим "Работа".устанавливается единичным значением сигнала на входе 19 устройства. Генератор 1 такто- 5 вых импульсов синхронизируется сигналом на входе 19 устройства таким образом, что момент появления единичного сигнала на входе 19 соответствует началу паузы между тактовьпчи

20 импульсами. При этом счетчики 2 и 3 переводятся в счетный режим, а блок

8 — в режим "Интегрирование" (первый ключ закрыт, а второй ключ открыт). Код крутизны из нулевой ячейки блока 4 памяти поступает иа вход цифроаналогового преобразователя б, и на выходе устройства формируется первый участок аппроксимации временной функции. Длительность участка аппроксимации кратна периоду следования тактовых импульсов и задается -разрядным кодом с соответствующего выхода блока 4 памяти, подаваемым на первый вход блока 10 сравнения. 35

Если при этом на данном выходе блока 4 памяти формируется код 00 (при q,=2), совпадающий с выходным кодом счетчика 3, то на выходе блока 10 сравнения появляется сигнал 40 логической единицы. С приходом тактового импульса на прямом выходе триггера 13 появляется сигнал логической единицы, который, открывает элемент И 14, а на инверсном выхо- 45 де - сигнал логического нул (, который закрывает элемент И 15 /Тактовый импульс проходит через элемент И 14 и подтверждает нулевое состояние счетчика 3.. Если на выходе признака 50 окончания функции блока 4 памяти стоит нуль, то тактовый импульс проходит на первый выход демультиплексора

12 и, поступая на счетный вход счетчика 2, увеличивает его выходной 55 код на единицу. Если же на, -разряд. ном выходе блока 4 памяти формируется код, отличный от нуля, то на выходе блока 10 с рави ения появлл етс я сигнал логического нуля, что приводит к сбросу триггера 13 очередным тактовым:импульсом. При этом элемент И 14 закрывается, а элемент

И 15 открывается, и тактовые импульсы начинают поступать на счетный вход счетчика 3 до тех пор, пока его выходной код не станет равным коду длительности участка аппроксимации, Совпадение этих кодов приводит к очередному перебрасыванию триггера

13, в результате чего счетчик 3 сбрасывается в нуль, а адрес на выходе счетчика 2 увеличивается на единицу. При появлении единичного сигнала на выходе признака окончания формирования функции блока 4 памяти очередной тактовый импульс с выхода элемента И 14 проходит на второй выход демультиплексора 12, что приводит к сбросу счетчика 2 адреса.

Одновременно этот импульс поступает через элемент ИЛИ 27 и элемент

И-НЕ 25 блока 11 на управляющий вход мультиплексора 23, а также формирует нулевой сигнал на выходе первого слагаемого сумматора 9. При этом к выходу мультиплексора 23 подключается его первый Информационный вход, и на выходе блока 11 управления формируется сигнал логического нуля, по длительности равный длительности тактового импульса, который переводит блок 8 интегрирования в режим приема начальных условий, и в интегратор блока 8 вновь записывается содержимое нулевой ячейки блока 5 памяти, которое является начальным значением воспроизводимой функции, после чего процесс воспроизведения функции повторяется.

Коррекция начальнь1х условий ин-;" тегратора блока 8 осуществляется после формирования каждых. 2 "-Р участков аппроксимации следующим образом. Дешифратор 18 вырабатывает единичный сигнал, если на его вход подается код "Bce единицы" в виде (n- р ) младших разрядов адресного кода. При этом тактовый импульс с первого выхода демультиплексора 12 праходит через элементы И 26, ИЛИ 27, И-НЕ 25 и формирует на выходе блока

11 сигнал логического нуля, переводя блок 8 в режим приема начальных условий. Требуемый адресный код блока

5 памяти формируется путем увеличе1182546

Составитель С.Казинов

Редактор Е.Копча Техред С.Мигунова Корректор Л.Бескид

Тираж 709 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, )К-35> Раушская наб., д. 4/5

Заказ 6109/49

Филиал ППП "Патент", r ° Ужгород, ул, Проектная, 4 ния адресного кода р старших разрядов, получаемого на выходе счетчика 2 а><реса, на единицу. Эта операция осуществляется с помощью сумматора 9„ на вход второго слагаемого которого подается р -разрядный код с tn, :, :o;tà счетчика 2 адреса, на ."..л, дг:, и разряд входа первого слагаемого — сигнал с выхода элемента

И 16, все остальные разряды этого кода подключены к шине логического нуля устройства.

Таким образом, введение коррекции начальных условий блока 8 интегрирования позволяет повысить точность воспроизведения функций, так как в этом случае не происходит накопления погрешности интегрирования при переходе от одного участка аппроксимации к другому. Кроме того, предлагаемое

1Î с у тройство позволяет проводить вос° произведение функций с любым числом участков аппроксимации, не превышающим количество ячеек блока 4 памяти.