Синхронный счетчик

 

СИНХРОННЫЙ СЧЕТЧИК, содержащий счетный вход и в каждом разряде первый и второй RS-триггеры, причем б-входы первого триггера всех раэрядов и R-входы первого RS-триггера первого разряда объединены соответственно по ИЛИ (И), а R- и 5-входы второго RS-триггера каждого разряда объединены соответственно по И (ИЛИ), первый и второй выходы первого R5триггера каждого разряда соединены соответственно с первь&ш R- и 5-входами второго R5-триггера этого разряда , первый выход второго R8-триггера первого разряда соединен с первым R-входом первого RS-триггера первого разряда, второй выход второго RS-.триггера каждого разряда соединен с первым 6 -входом первого RS-триггера этого разряда, а счетный вход соединен с вторыми R- и 5-входами первого RS- триггера первого разряда и второго R5-триггера каждого разряда, (Л отличающийся тем, что, с целью упрощения, счетный вход соедиС нен с вторым S-входом первого RS - . триггера каждого разряда, кроме первого , первый выход первого RS-триггера каждого разряда соединен с R-входом первого R5-триггера и третьим 5-входом второго R5-триггера последующего разряда, а втброй выход первого RS -триггера каждого разряда соединен с третьим 6-входом первого 1 6-триггера последующего разряда.

СОЮЗ СОВЕТСНИХ

WW

РЕСПУБЛИН (I 9I (111

SU, (5r)4 Н 03 К 23 40

ОПИСАНИЕ ИЗ06РЕТЕНИЯ

Н АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И 0ТНРЬЙИЙ (21) 3717269/24-21 (22) 29.03.84 (46) 07. 11.85, Бюл. У 41 (71) .Государственное союзное конструкторско-технологическое бюро специализированных микросхем (7 2) Г.С. Брайловский (53) 621. 374. 322 (088 ° 8) (56) Филиппов А.Г., Белкин О.С. Проектирование логических узлов ЭВМ, М.: Советское радио, 1974, с. 150, рис. 287.

Букреев И.Н. и др. Микроэлектронные схемы циФровых устройств. М.:

Советское. радио, 1975, с. 79, рис. 3. 2 В.

Майоров С.A. Новиков П.И. Структуры электронных вычислительных машин. M.:. Машиностроение, 1979, с. 280, рис. 8.38а. (54) (57) СИНХРОННЫЙ СЧЕТЧИК, содержащий счетный вход и в каждом разряде первый и второй R5-триггеры, причем

6-входы первого триггера всех разрядов и R -входы первого RS-триггера первого разряда объединены соответ-: ственно по ИЛИ (И), а R - и 5 -входы второго 09 -триггера каждого разряда объединены соответственно по И (ИЛИ), первьй и второй выходы первого R5триггера каждого разряда соединены соответственно с первьми R — и 5 -входами второго б -триггера этоГо разря- да, первый выход второго Йб -триггера первого разряда соединен с первым

R-входом первого RB -триггера первого разряда, второй выход второго RS -.триггера каждого разряда соединен с первым б -входом первого RS-триггера этого разряда, а счетный вход соединен с вторыми В - и 5 -входами первого

RS-триггера первого разряда и второ- ф го 86-триггера каждого разряда, отличающийся тем, что, с целью упрощения, счетный вход соединен с вторым 1з -входом первого RSтриггера каждого разряда, кроме первого, первый выход первого RS-триггера каждого разряда соединен с к -входом первого RS-триггера и третьим

5-входом второго R5-триггера последующего разряда, а второй выход первого й8 -триггера каждого разряда соединен с третьим 5 -входом первого

R6-триггера последующего разряда.

1 11905

Изобретение относится к импульсной технике и может быть использовано для построения устройств цифровой вычислительной техники на потенциальных логических элементах. S

Целью изобретения является упрощение синхронного счетчика.

На фиг. 1 показана структурная схема синхронного счетчика, на фиг. 2 - временные диаграммы, пояс- 10 няющие его работу.

Синхронный счетчик (фиг.1) содержит в каждом разряде 1-3 первые

85-триггеры 1-1, 2-1 и 3-1 и вторые

RS-триггеры 1-2, 2-2 и 3-2 и счетный 15 вход 4, причем 5-входы первых И— триггеров 1-1, 2-1 и 3-1 и R -входы первого RB-триггера 1-1 объединены . соответственно по ИЛИ, а R — и 5 -входы вторых RS-триггеров 1-2, 2-2 и 20 .

3-2 объединены соответственно по И, первый и второй выходы первых RSтриггеров 1-1, 2-1 и 3-1 соединены соответственно с первыми R — и 6 --входами вторых R6-триггеров 1-2, 2-2 25 и 2-3 этого разряда. Вторые выходы вторых RS -триггеров 1-2, 2-2 и 3-2 соединены с первыми 6 -входами первых Rá-триггеров 1-1, 2-1 и 3-1 это-. го разряда, первый выход второго 50

R6-триггера 1-2 первого разряда соединен с первым Й-входом первого

R5-триггера 1-1 первого разряда.

Счетный вход 4 соединен с вторыми

К- иб -входами первого Н5-триггера

1-1 первого разряда и вторых йб-триггеров 1-2, 2"2 и 3-2 всех разрядов.

Дополнительно счетный вход 4 соединен с вторыми 6 -входами первых

Ю-триггеров 2-1 и 3-1 каждого раз40 ряда, кроме первого, первые выходы первых R5-триггеров 1-1, 2-1 и 3-1 каждого разряда соединены с R -входами первых RS триггеров 2-1 и 3-1 и третьими5 -входами вторых R6 -триг-:.

45 герон 2-2 и 3-2 последующего разряда, а вторые выходы первых RS-триггеров 1-1, 2-1 и 3-1 каждого разря20 2да соединены с третьими 5-входами первых 5-триггеров 2-1 и 3-1 последующего разряда. Функционирование счетчика (фиг. 1) поясняется временной диаграммой (фиг.2). Код состояния счетчика снимается с вторых

RS-триггеров 1-2, 2-2 и 3-2, которые переключаются по фронту импульса на счетном входе 4. На временной диаграмме {фиг.2) приведены сигналы первых выходов R5 -триггеров

1-1, 1-2, 2-1, 2-2, 3-1 н 3-2.

Первые R5-триггеры 2-1 и 3-1 каждого разряда, кроме первого, устанавливаются в логическую единицу по срезу импульса на входе 4 при логической единице на первых выходах второго RS-триггера этого разряда и первого R5 -триггера предыдущего разряда. Кроме того, возможны статические состязания по выходам первых Кб-триггеров всех разрядов, кроме первого, в случае если на втором 85 -триггере этого разряда установлен. сигнал логической едини. цы и первый Кб-триггер предыдущего разряда переключается в логический нуль по срезу импульса на входе 4 (переходные процессы после вторрго и шестого импульсов, фиг.2). Причем статические состязания могут рас° пространяться от младшего разряда к старшему, если второй 85-триггер старшего разряда находится в состоянии логической единицы (переходный процесс после второго импульса, фиг.2). Однако эти состязания не являются критическими при условии, что пауза между импульсами на входе

4 достаточна для завершения переходных процессов по цепям переноса.

При этом максимальная длительность паузы для завершения переходных процессов в первых триггерах всех разрядов определяется алгоритмическими переключениями до и после переключения счетчика (переключения до и после четвертого импульса, фиг.2).

4 Фч ч

ВНИИПИ Заказ 7003/59 Тираж 871 Подписное

Филиал ППП "Патент", r.ужгород, ул.Проектная, 4