Устройство для обмена информацией между микро эвм и периферийными устройствами

 

.УСТРОЙСТВО ДЛЯ ОБМЕНА ИИФОРМАЦИЕЙ МЕЖДУ МИКРОЭВМ И ПЕРИФЕРИЙНЫМИ УСТРОЙСТВАМИ, содержащее оперативный запоминающий блок, постоянный запоминающий блок, объединенные адресной, управляющей и информационной шинами, группу интерфейсных блоков , информационные и управляющие входы которых соединены с выходными управляющей и информацинной шинами микроэвм, отличающееся тем, что, с целью .повышения производительности и достоверности работы, в него введены два дешифратора, ре-, гистр базового адреса, блок формирования контрольных комбинаций, элемент И, элемент ИЛИ, причем группа входов первого дешифратора соединена с выходной адресной шиной микроЭВМ , а первый, второй и третий выходы соединены соответственно с первыми входами элемента ИЛИ, второго дешифратора и элемента И, второй вход которого соединен с разрядом записи выходной управляющей шины мйкроЭВМ, а выход соединен с входом записи регистра базового адреса, группа информационных входов которого соединена с выходнойинформационной шиной микроэвм, первый и второй выходы регистра базового адреса соединены соответственно с вторым входом втЪрого дешифратора и входом разрешения блока формирования контрольных комбинаций, первая и вторая rpyrt- пы входов которого соединены соответственно с выходными адресной и управляющей щинами микроЭВМ, а выход признака диагностики и информа- . ционный выход соединены соответственно с вторым входом элемента ИЛИ и входной информационной шиной микро- i ЭВМ, выход элемента ИЛИ соединен с входом блокировки работы оператив (Л ного запоминающего блока, выход второго дешифратора соединен с входами выборки интерфейсных блоков группы. 2. Устройство по п.1, о т л и ча .ющееся тем, что блок формирования контрольных комбинаций содержит элемент НЕ, элементы И и коммутаторы , причем четные разряды пер: вой группы входов блока соединены с сл первой группой входов первого эле00 мента И, а нечетные разряды первой ел группы входов блока через элемент НЕ соединены с второй группой входов первого элемента И, выход которого соединен с первым входом второго элемента И, второй вход которого является входом разрешения блока, а выход является выходом признака диагностики блока и соединен с управляющими входами первого и второго коммутаторов , первые группы информационных входов которых образуют вторую группу входов блока, а вторые

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (11) (51) 4 G 06 F 13/00 11/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЦТИЙ (21) 3680928/24-24 (22) 05.11.83 (46) 30 ° 1 1.85.Бюл. 1(44 (72) В.А.Козловский, Н.Н.Лобанов и В.В.Слюсарь (53) 681.3(088.8) (56) Микропроцессорная система с изолированным вводом-выводом. Каталог фирмы InteI, CIIIA, 1977.

Микропроцессорная система, использующая способ ввода-вывода с наложением на память. Каталог фирмы

Intel, США, 1977. (54)(57) 1.УСТРОЙСТВО ДЛЯ ОБМЕНА ИНФОРМАЦИЕЙ МЕЖДУ МИКРОЭВМ И ПЕРИФЕ-

РИЙНЫМИ УСТРОЙСТВАМИ, содержащее оперативный запоминающий блок, постоянный запоминающий блок, объединенные адресной, управляющей и информационной шинами, группу интерфейсных блоков, информационные и управляющие входы которых соединены с выходными управляющей и информацинной шинами микроЭВМ, о т л и ч а ю щ е е с я тем, что, с целью:повышения производительности и достоверности работы, в него введены два дешифратора, регистр базового адреса, блок формирования контрольных комбинаций, элемент И, элемент ИЛИ, причем группа входов первого дешифратора соединена с выходной адресной шиной микроЭВМ, а первый, второй и третий выходы соединены соответственно с первыми входами элемента ИЛИ, второго дешифратора и элемента И, второй вход которого соединен с разрядом записи выходной управляющей шины мйкроЭВМ а выход соединен с входом записи регистра базового адреса, группа информационных входов которого соединена с выходной информационной шиной микроЭВМ, первый и второй выходы регистра базового адреса соединены соответственно с вторым входом второго дешифратора и входом разрешения блока формирования контрольных комбинаций, первая и вторая. груп» пы входов которого соединены соответственно с выходными адресной и управляющей шинами микроЭВМ, а выход признака диагностики и информа- . ционный выход соединены соответственно с вторым входом элемента ИЛИ и входной информационной шиной микро

ЭВМ, выход элемента ИЛИ соединен с входом блокировки работы оперативного запоминающего блока, выход второго дешифратора соединен с входами выборки интерфейсных блоков группы.

2. Устроиство по п.1, о т л и— ч а ю щ е е с я тем, что блок формирования контрольных комбинаций содержит элемент НЕ, элементы И и коммутаторы, причем четные разряды первой группы входов блока соединены с первой группой входов первого элемента И, а нечетные разряды первой группы входов блока через элемент

НЕ соединены с второй группой входов первого элемента И, выход которого соединен с первым входом второго элемента И, второй вход которого является входом разрешения блока, а выход является выходом признака диагностики блока и соединен с управляющими входами первого и второго коммутаторов, первые группы информационных входов которых образуют вторую группу входов блока, а вторые

1195351 группы информационных входов соеди- выходов первого и второго коммутанены соответственно с шинами единич- торов образуют информационный- выход ного и нулевого потенциалов, группы блока.

Изобретение относится к управляющим микропроцессорным системам, работающим в реальном масштабе времени, и может быть использовано при построении систем преимущественно с боль в 5 шим количеством подключаемых вводно-выводных устройств.

Цель изобретения — повышение производительности и достоверности ра-. боты. 10

На фиг. 1 изображена схема устройства, на фиг.. 2 - первый дешифратор, пример выполнения; на фиг.3блок формирования контрольных комбинаций. 15

Устройство содержит центральный процессор 1 (ЦП), адресную 2, информационную 3 и управляющую 4 шины, постоянный запоминающий блок (ПЗБ)5, оперативный запоминающий 20 блок (ОЗБ) 6, первый дешифратор 7, элемент И 8, регистр 9 базового адреса, второй дешифратор 10, группу интерфейсных блоков устройств ввода-вывода (УВВ) 11, блок 12 формиро- 25 вания контрольных комбинаций, элемент ИЛИ 13.

Первый дешифратор 7 фиг.2) содержит элементы И 14-17 и элемент НЕ 18.

Блок 12 формирования контроль- 30 ных комбинаций (фиг.3) содержит элемент И 19, коммутаторы 20 и 21, элемент HE 22, элемент И 23.

Работа устройства при взаимодействии с УВВ. 35

При работе в режиме циклического опроса УВВ процессор 1 в начальный

МоМрНТ времени производит. запись

"базового" адреса УВВ в регистр. 9.

При этом процессор 1 выставляет на 40 шину 3 двоичный код, соответствующий "базовому" адресу УВВ, на шину

2 — двоичный код, соответствующий одному из адресов регистра 9,, на шину 4 — сигнал "Запись". В приме-. 45 ре выполнения дешифратора 7, приведенном на фиг.2, младшие разряды 0-3 шины 2 поступают на элемент И 15, старшие разряды 4-15 — на элемент

И 14. Разряды шины 2 заводятся на элементы И 15 и 14 в прямом или инверсном коде в зависимости от номеров адресов,. обслуживаемых дешифратором 7.

Если в приведенном примере выполнения дешифратора 7 номера адресов, обслуживаемых дешифратором, выбраны следующие: начальный адрес: 1111 1111 1111

00001 конечный адрес: 1111 1111 1111

1111, то на элементы И 14 и 15 заводятся, как показано на фиг.2, разряды шины 2 в прямом коде. В приведенном примере выполнения дешифратора 7 ко-.. личество адресов, обслуживаемых дешифратором, равно 16: 1 адрес— подгруппа адресов регистра 9; 15— адресов — подгруппа адресов УВВ.

Таким образом, для приведенного примера выполнения дешифратора 7 процессор для записи "базового" адреса УВВ в регистре 9 выставляет на шину 2 код 1111 1111 1111 1111. На выходе элементов И 14 и 15 формируются сигналы совпадения, поступающие на элемент И 16 и с выхода дешифратора 7 сигнал совпадения поступает на элемент И 8, разрешая. тем.самым прохождение сигнала "Запись" на управляющий вход регистра 9. "Базовый" адрес УВВ записывается в регистр 9у в котором хранится до момента записи следующего "базового" адреса. Сигнал совпадения, сформированный элементами И 14 и 15 с выхода .дешифратора 7 поступает на элемент ИЛИ 13 для блокировки работы ОЗБ 6, так как адреса, обслуживаемые дешифратором 7, выбираются из области адресов ОЗБ.

В следующем цикле обращения к УВВ

11 процессор 1 обменивается данными с БИС, входящими в состав УВВ. При

В этом цикле сигнал. совпадения формируется только на выходе элемента И 14, а на выходе элементов И 15 и 16 формируется сигнал несовпадения. Сигнал совпадения с первого выхода и. сигнал несовпадения с второго выхода дешифратора 7 являются разрешающими для дешифратора 10, который преобразует младшие разряды (О-3)шины 2, поступающие с третьего выхода дешифратора 7, и "базовый" адрес, пост пающий с выхода регистра 9, в сигналы выборки конкретного БИС в конкретном УВВ 11. В этом случае

ОЗБ 6 блокируется по сигналу, поступающему с первого выхода дешифратора 7. Таким образом, обмен данными БИС УВВ 11 и процессором (ЦП) 1 ведется при наличии сигнала выборки

БИС и одного из сигналов управления

"Запись" или "Чтение".

Работа устройства в режиме диагностики, Отказ устройства в целом может быть вызван отказом его основных узлов ЦП 1, ПЗБ 5, ОЗБ 6, УВВ 11, шин

2-4, причем отказ ЦП 1 и шин может привести к заклиниванию программы процессора или невозможности его запуска, т.е. остановку.

Вероятность отказа ЦП 1 на несколько порядков выше вероятности от- . каза других gзлов Поэтому функции 45 диагностики системы в целом возложены на ЦП 1.

Режим диагностики инициирует оператор перед началом работы или при

3 1195 этом на адресную шину 2 выставляется двоичный код, соответствующий одному из адресов УВВ 11 (в приведенном примере выполнения дешифратора 7 коды адресов УВВ: 1111 llll 1111

0000 — 1111 1111 1111 1110);на управляющую шину 4 выставляется или сигнал "Запись", или сигнал "Чтение", в зависимости от направления обмена данными (от процессора 1 к УВВ 11 10 или от УВВ 11 к процессору 1).

351 4 нарушении нормального функциониро вания устройства.

При переходе в режим диагностики

ЦП 1 заносит по шине 3 в регистр 9 кодовую комбинацию признака диагностики. На втором выходе регистра

9 формируется уровень "1", указывающий на то, что следующий цикл — цикл диагностики. Затем ЦП 1 выставляет на шину 2 комбинацию типа 0101...01.

Элемент И 23 блока 12, реагиру я на эту комбинацию, формирует на своем выходе "1", которая поступает на вход элемента 19, на другом входе которого присутствует "1", поступившая в предыдущем цикле с регистра 9. В результате на первом выходе блока 12 формируется сигнал, запрещающий работу ОЗБ 6 и разрешающий работу коммутаторов 20 и 21. Эти элементы по информационному выходу блока 12 выставляют на шину 3 кодовую комбинацию, аналогичную поступившей на элемент 18, которая анализируется процессором. В следующем цикле проверки процедура диагностики осуществляется с инверсной комбинацией.

При неисправности какой-либо цепи шины 2 или отказе любого из эле-. ментов узлов 7,: 8, 9, 12 комбинация, сформированная на шине 3, будет отличаться от заданной. ЦП 1, анализируя состояние цепей шины 3, информирует оператора о наличии отказа.

Следующим этапом диагностики является проверка ОЗБ, которая осуществляется с помощью теста, например адрес по адресу с помощью программы.

Затем с помощью тест-программы осуществляется проверка УВВ. Если какое-то УВВ не реагирует на тестпрограмму, ЦП 1 локализирует его как неисправный. Если на тест-программу не реагирует ни одно УВВ, то можно говорить о неисправности дешифратора 10.

1195351 юг. Я

1195351

Составитель И. Хазова

Редактор Н.Киштулинец Техред А.Бабинец Корректор Л.Патай

Заказ 7415/53 Тираж 709 Подписное

ВНИИПИ Государственного комитета СССР .по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д.4/5

Филиал ППП "Патент", r. Ужгород, ул.Проектная, 4