Микропроцессор

 

МИКРОПРОЦЕССОР, содержацгий арифметико-логическое устройство, двухканальное оперативное запоминающее устройство с произвольной выборкой , блок регистров обмена, масштабирующий блок, блок памяти микрокоманд , счетчик команд,входной мультиплексор , выходной демультиплексор,цифроаналоговый преобразователь и компаратор ,причем синхровход микропроцесссора подключен к счетному входу счетчика команд, группа выходов которого соединена с группой адресных входов блока памяти микрокоманд, выход кода микрооперации которого соединен с входом кода операции арифметикологического устройства первый и второй информационные входы которого соединены соответственно с выходом масштабирующего блока и с первым выходом двухканального оперативного запоминающего устройства с произвольной выборкой, второй выход которого соединен с информационным входом масштабирующего блока, управляющий вход которого соединен с выходом ,управления масштабированием блока памяти микрокоманд, первый и второй адресные выходы которого соединены соответственно с первым и вторым адресными входами двухканального onepaiHBHoro запоминающего устройства с произвольной выборкой, первый и второй информационные входы которого соединены с выходом арифметико-логического устройства, информационный вход аналоговых сигналов микропроцессора подключен к информационному входу входного мультиплексора, первый управляющий вход которого соединен с первым управляющим входом выходного демультиплексора и выходом поля управления вводом-выводом инi формации блока памяти микрокоманд, выход входного мультиплексора сое (Л динен с первым входом компаратора, с: второй вход которого соединен с выходом цифроаналогового преобразователя и информационным входом выходного демультиплексора, выходы которого являются выходами микропроцессора , выход признака обмена со блока памяти микрокоманд соединен СП с адресным входом блока регистров 00 CIS обмена, вьЕход которого соединен с входом цифроаналогового преобразователя , отличающийся тем, что, с целью расширения функциональных возможностей путем реализации режима обработки, помимо аналоговых, цифровых сигналов, он дополнительно содержит дешифратор режима и три коммутатора, причем первый и второй информационные входы первого коммутатора соединены с соответствующими разрядами вьпсода поля управления вводом-выводом информации блока памяти микрокоманд, управляющие входы первого, второго

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИ4ЕСНИХ

РЕСПУБЛИК (l9) (11) ОПИСАНИЕ ИЗОБРЕТЕНИЯ

H ABTOPCHOMY СВИДЕТЕЛЬСТВУ адресные выходы которого соединены соответственно с первым и вторым адресными входами двухканального оперативного запоминающего устройства с произвольной выборкой, первый и второй информационные входы которого соединены с выходом арифметико-логического устройс1ва, информационный вход аналоговых сигналов микропроцессора подключен к информационному входу входного мультиплексора, первый упранляюцнй вход которого соединен с первым управляющим входом выходного демультиплексора и выходом поля управления вводом-выводом информации блока памяти микрокоманд, выход входного мультиплексора соединен с первым входом компаратора, второй вход которого соединен с. выходом цифроаналогового преобразователя и информационным входом выходного демультиплексора, выходы которого являются выходами микропроцессора, выход признака обмена блока памяти микрокоманд соединен с адресным входом блока регистров обмена, выход которого соединен с входом цифроаналогового преобразователя, отличающийся тем, что, с целью расширения функциональных возможностей путем реализации режима обработки, помимо аналоговых, цифровых сигналов, он дополнительно содержит дешифратор режима и три коммутатора, причем первый и второй информационные входы первого коммутатора соединены с соотнетстнующими разрядами выхода поля управления вводом-выводом информации блока памяти микрокоманд, управляющие входы первого, второго

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3675701/24-24 (22) 29.12.83 (46) 30. 11. .85. .Бюл. .Ф 44 (72) В. Б.Дычаковский, A.A. Кузнецов, А.А.Ланнэ, 10.В.Осокин, Г.ф.Страутманис и N.À.ÒHòîí (53) 681.385 (088.8) (56) Авторское свидетельство СССР

976447., кл. 6 06 F 15/00, 198С.

The 2920 ana1og з1gha1 processor

dessing hand book. — 1п е1 corp., ОЫ, Г1g. 3-1. 1980. (54)(57) Ж1КРОПРОЦЕССОР, содержащий арифметико-логическое устройство, двухканальное оперативное запоминающее устройство с. произвольной выборкой, блок регистров обмена, масштабирующий блок, блок памяти микрокоманд, счетчик команд, входной мультиплексор, выходной демультиплексор, цифроаналогоный преобразователь и компаратор,причем синхровход микропроцесссора подключен к счетному входу счетчика команд, группа выходов которого соединена с группой адресных входов блока памяти микрокоманд, выход кода микрооперации которого соединен с входом кода операции арифметикологического устройства, первый и второй информационные входы которого соединены соответстнеHHo L выходом масштабирующего блока и с. первым выходом двухканального оперативного запоминаюцего устройства с произвольной выборкой, второй выход которого соединен с информационным вхо-. дом масштабирующего блока, управляющий вход которого соединен с выходом. управления масштабированием блока памяти микрокоманд, первый и второй (5D 4 G 06 J 1 /00 G 06 F 1 5 00

1 ,и третьего коммутаторов соединены .с. выходом дешифратора режима, первый и второй входы которого соеди.нены соответственно с вторым и третьим управляющими входами выходного демультиплексора и являются соответственно первым и вторым входами управления вводом-выводом информации микропроцессора, выход ,блока регистров обмена соединен с, информационным входом второго коммутатора, выход которого соединен

195364 с в горым управляющим входом входного мультиплексора, третий управляющий вход которого соединен с выходом первого коммутатора, информационный вход цифровых сигналов микропроцессора подключен к первому информационному входу третьего коммутатора, второй информационный вход которого соединен ñ выходом компаратора, выход третьего коммутатора соединен с информационным входом блока регистров обмена.

Изобретение относится к вычислительной техпике, в частности к устройсTíàì для цифровой обработки аналоговых и цифровых сигналов.

Цель изобретения — расширение функцнональиых возможностей путем реализации режима обработки, помимо аналоговых цифровых сигналов.

На чертеже приведена схема предлагаемого. микропроцессора.

Микропроцессор содержит арифметико-логическое устройство 1, двухканальное оперативное запоминающее устройство 2, масштабирующий блок 3, память 4 микрокоманд, счетчик 5 команд, блок регистров б обмена, входной мулыиплектор 7, выходной демультиплексор 8, компаратор 9, третий !О, второй 11 и первый 12 коммутаторы, дешифратор 13 режима, цифроаналоговый преобразователь 14, синхровход 15, информационный вход

16 аналоговых сигналов, информационный вход 17 цифровых сигналов, первый 18 и второй 19 входы управления вводом™выводом информации, выходы

20, выход 21 кода операции памяти микрокоманд выход 22 управления

1 масштабированием памяти микрокоманд, первый 23 и второй 24 адресные выходы памяти микрокоманд и выход 25 поля управления вводом-выводом информации памяти микрокоманд.

Микропроцессор работает следующим образом.

Предварительно в память 4 микрокоманд записывают программу. Память 4 микрокоманд управляется от счетчика

5 команд внутренним или внешним тактовым сигналом.

Основной тактовый сигнал разделяется íà несколько сдвинутых по

5 фазе тактовых сигналов для внутренней синхронизации микропроцессора.

Счетчик 5 команд при этом обеспечивает повышение на один счет команд при четырех циклах основного тактового сигнала и считает дальше до тех пор, пока пе достигнет численного значения, равного емкости памяти

4, поскольку он не перемещается . обратно командой "Конец программы" или сигналом возврата.

Во время работы микропроцессора счетчик 5 команд последовательно обращается к каждой из микрокоманд.

20 Переходы в программе в данном случае не находят применения.

По сигналам с соответствующих выходов памяти 4 считываются операнды из двухканального запоминающего

25 устройства 2 и передают их непосредственно или через масштабирующий блок 3 в арифметико-логическое усч— ройство !.

Ячейки памяти в двухканальном запоминающем устройстве 2 могут одновременно адресоваться для передачи как по первому, так и по второму выходам. Это позволяет ocyurecòвдять подвод различных операндов из одного запоминающего устройства без двух раздельных адресных циклов.

Над поступившими операндами А и В арифметико-логическое устройство производит некоторое число известных! д 8

Составитель Ю.Ланцов

Редактор Л.Пчелинская Техред Л.Иартяшова Корректор И.Демчик

Заказ 741á/54 Тираж 709 Подписное

ВНИИА Государственного комитета СССР по делам изобретений и открытий

113035, Nor.êBà, Ж-35, Раушская наб., д. 4/5

Филиал ППП Патент", r.Óæãîðoä, ул.Проектная, 4 з 1 опера.ций, заданных с выхода 21 памяти 4 микрокоманд. Системы команд и операций аналогичны известному уст-, ройству.

Режим ввода-вывода информации не требует цифровых команд, а осуществляется посредством аналоговых инструкций по внешним управляющим входам выходного демультиплексора 8.

При наличии выбранной комбинации входных сигналов дешифратор 13 под1953б4 4 ключает с помощью коммун а1оров 1О и 12 один их входов входного мульти-, плексора 7 и вход 17 микропроцессора к информационному входу двухканального запоминающего устройства 2 и с помощью коммутатора !1 управляет мультиплексором 17. В результате образуется прямой доступ к памяти, а ввод-вывод 1-ro бита информации

1О осуществляется за время выполнения одной микрокоманды.