Устройство для контроля логических блоков

 

УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ЛОГИЧЕСКИХ БЛОКиВ, содержащее блок памяти, схему сравнения, регистр теста, блок управления, элемент сравнения, причем блок управления содержит первый триггер, выходы тестовой информации блока памяти соединены с информационньми входами блока записи, выходы которого соединены с информационными входами регистра теста, информационные выходы которого соединены с соответст ,вующими входами/вькодами контролируемого логического блока, о т л и чающееся тем, что, с целью повьшения достоверности контроля и расширения функциональных возможностей за счет контроля логических блоков, содержащих логические элементы типа счетчиков, оно содержит генератор контрольных импульсов, счетчик, ключ, триггер задания geжима контроля, группу переключателей , переключатель режима контроля, коммутатор входов/выходов, а блок управления содержит триггер, одновибратор , первый и второй счетчики, кнопку сбросаi кнопку пуска, дешифратор тактов контроля, два дешифратора , два элемекта ИЛИ, генератор тактовых импульсов,, шесть элементов И, п-разрядный регистр, причем выходы тактовой информации блока памяти соединены .с информационными входами дешифратора тактов контроля, первый выход которого соединен с первым входом первого элемента И,. выход которого соединен с единичным входом первого разряда,п-разрядного регистра,, единичные входы второго, третьего и четвертого разрядов которого соединены с вторым, третьим и четвертым выходами дешифратора тактов контроля, нулевой вход первого разряда п-разрядного регист-. ра соединен с четвертым выходомСЛ дешифратора такта контроля, нулевой вход второго разряда п-разрядного регистра соединен со стробирующим выходом первого дешифратора и нулевым входом четвертого разряда п-разрядного регистра, нулевой вход третьего разряда п-разрядного регистра соединен с выходом равно элемента сравнения и нулевым входом триггера задания режима контроля, вход сброса а-разрядного регистра подключен к кнопке сброса И соединен с нулевыми входами первого и второго триггеров, входом сброса счетчика и нулевым входом триггера задания режима контроля, прямой выход первого разряда п-разрядного регистра Iсоединен с первыми входами второго и третьего элементов И, вторые входы которых соединены с выходом генератора тактовых импульсов блока управления и с синхровходами первого и второго счетчиковj выход метки конца тестов блока памяти соединен

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (!9) ((() (594 G 01 F.11/22

ОПИСАНИЕ ИЗОБРЕТ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3748495/24-24 (22) 01.06.84 (46) 07.12.85; Бюл. М 45 (7 1) Пермский политехнический институт (72) В.В.Белоусов, В. А.Зимин, С.M.Êàçàðèíoâà и Н.И.Кузнецов (53) 681.3(088.8) (56) Авторское свидетельство СССР

У 3544 15, кл. G 06 F 11/22, 1970.

Авторское свидетельство СССР

)(390526, кл.. С 06 F 11/22, 197 1. (54)(57) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ

ЛОГИЧЕСКИХ БЛОКОВ, содержащее блок памяти, схему сравнения, регистр теста, блок управления, элемент сравнения, причем блок управления содержит первый триггер, выходы тестовой информации блока памяти соединены с иншормационными входами блока записи, выходы которого соединены с информационными входами регистра теста, информационные выходы которого соединены с соответст,вующими входами/выходами контролируемого логического блока, о т л и ч а ю щ е е с я тем, что, с целью повышения достоверности контроля и расширения функциональных возможностей за счет контроля логических блоков, содержащих логические элементы типа счетчиков, оно содержит генератор контрольных импульсов, счетчик, ключ, триггер задания режима койтроля, группу переключателей, переключатель режима контроля, коммутатор входоврвыходов, а блок управления содержит триггер, одновибратор, первый и второй счетчики, кнопку сброса; кнопку пуска, дешифратор тактов контроля, два дешифратора, два элемента ИЛИ, генератор ,тактовых импульсов, шесть элементов

И, и-разрядный регистр, причем выходы тактовой информации блока памяти соединены с информационными вхо- . дами дешифратора тактов контроля, первый выход которого соединен с первым входом первого элемента И, выход которого соединен с единичным входом первого разряда,п-разрядного регистра,. единичные входы второго, третьего и четвертого разрядов которого соединены с вторым, треть им и четвертым выходами дешифратора тактов контроля, нулевой вход первого разряда и-разрядного регист-. ра соединен с четвертым выходом. дешифратора такта контроля, нулевой вход второго разряда и-разрядного регистра соединен со стробирующим выходом первого дешифратора и нулевым входом четвертого разряда и-разрядного регистра, нулевой вход третьего разряда п-разрядного регист", ра соединен с выходом "равно" элемента сравнения и нулевым входом триггера задания режима контроля, вход сброса и-разрядного регистра подключен к кнопке сброса и соединен с нулевыми входами первого и второго триггеров, входом сброса счетчика и нулевым входом триггера задания режима контроля, прямой выход первого разряда и-разрядного регистра соединен с первыми входами второго и третьего элементов И, вторые входы которых соединены с выходом генератора тактовых импульсов блока управления и с синхровходами первого и второго счетчиков, выход метки конца тестов блока памяти соединен

1196692 через одновибратор с единичным входом второго триггера, нулевой вход которого соединен с входом сброса первого счетчика, выходы которого соединены с информационными входами второго дешифратора, третий выход .которого соединен с третьим входом второго элемента И, выход которого соединен с входом записи блока записи, четвертый, пятый,.шестой и седьмой выходы второго дешифратора соединены с. соответствующими входами первого элемента ИЛИ, выход которого соединен с третьим входом третьего элемента И, выход которого соединен с входом считывания блока записи, прямой и инверсные выходы вто. рого разряда и-разрядного регистра соединены с первыми входами четвертого и пятого элементов И соответственно, группа выходов регистра тестов соединена с группой управляющих входов коммутатора входов/выходов, управляющий вход которого соединен с выходом четвертого элемента И, информационные выходы коммутатора входов/выходов соединены с соответствующими входами(выходами контролируемого логического блока, первая группа информационных входов схемы сравнения соединена с группой выходов регистра тестов, вторая группа информационных входов схемы сравнения соединена с группой выходов контролируемого логического блока, выход

"равно" схемы сравнения соединен с вторым входом пятого элемента И, третий вход которого соединен с четвертым выходом первого дешифратора и . вторым входом четвертого элемента И, третий и шестой выходы первого дешифратора соединены с входом записи регистра теста и первым входом шесто"

ro элемента И соответственно, инверсные выходы третьего и четвертого разрядов и-разрядного регистра соеИзобретение относится к вычислительной технике и может быть использовано для контроля логических блоков различных электронных цифровых систем. динены с вторым входом шестого элемента И и с входом сброса второго счетчика, выходы которого соединены с информационными входами первого дешифратора, третий вход шестого элемента И соединен с инверсным выходом первого триггера, единичный вход которого соединен с выходом пятого элемента И, третий вход кото" рого соединен с инверсным выходом второго разряда и-разрядного регистра, девятый выход второго дешифратора соединен с нулевым входом второго триггера и вторым . входом первого элемента И, первый вход второго элемента ИЛИ подключен к кнопке пус. ка, второй вход второго элемента

ИЛИ соединен с выходом шестого элемента И, выход второго элемента ИЛИ соединен с входом считывания блока памяти, выход генератора контрольных импульсов соединен с информационным входом ключа, управляющий вход которого соединен с вйходом триггера задания режима контроля, группа выходов счетчика соединена с первой группой информационных входов элемента сравнения, вторая группа информационных входов которого соединена через соответствующие ключи группы с шиной. задания эталона, единичный вход триггера задания режима контроля соединен с входом установки устройства, информационный вход контролируемого логического блока подключен через переключатель режима контроля к информационному выходу ключа и к инфор,мационному входу блока определения неисправности типа обрыва, выходы регистра тестов соединены с информационными входами коммутатора входов (выходов, информационные выходы которых соединены с соответствующими входами/выходами, контролируемого логического блока.

Цель изобретения - повышение достоверности контроля и расширение функционал ьных воэможностей за счет контроля логических блоков, 3 1196

На фиг. 1 и 2 изображено устройство для контроля логических блоков.1

Устройство содержит блок 1 памяти, блок 2 записи, регистр 3 теста, коммутатор 4 входов/выходов, схему

5 сравнения, контролируемыи логический блок 6, блок 7 управления, генератор 8 контрольных импульсов, ключ 9, триггер 10 режима контроля, счетчик 11, элемент 12 сравнения, vO группа переключателей 13, переключатель 14 режима контроля, блок 15 .определения неисправности типа обрыва, кнопку 16 установки.

Блок управления (фиг. 2) содержит триггер 17-, счетчик 18, дешифра" тор 19, элемент ИЛИ 20, элемент

И 2 1, генератор 22 тактовых импульсов, элемент И 23, дешифратор 24 тактов контроля, элемент И 25, п-,ðàç- gp рядный регистр 26, элемент И 27, счетчик 28, дешифратор 29, элемент

И 30, триггер 3 1, элемент И 32, элемент ИЛИ 33, кнопку 34 пуска, кнопку 35. сброса, одновиоратор 36. д

Блок 15 определения неисправности типа обрыва представляет сооой логический пробник с щупом, который может быть выполнен по авт. св.

N- 799118. щуп зонда переключателем 14 с режима контроля, который представляет из себя механический переключатель на два положения, может подключаться либо к блоку 15, либо к ключу 9. Для управления триггером

10 предусмотрена кнопка 16 установки.

Блок памяти может быть выполнен на базе .стандартного устройства под40 готовки данных (например, на базе устройства "Аккорд-05 ), в состав которого входят накопитель на магнитной ленте и дисплейный модуль.

Запись тестового набора в блок памя-

45 ти производится символами в коде

ГОСТ 13052-74. Для формирования про- извольного п"разрядного набора, состоящего из "0" и "1", используются символы, 4 младших разрядов которых отображают комбинации от 0000 до

1111.

Таким образом, и-разрядный набор организуется иэ n/4 символов. Тестовые наборы обрамляются определенными 55 метками, указывающими на начало (НН) и конец (KH) набора. Habop, определяющий входные и выходные цепи ТЭЗа, 692 4 дополняется после НН соответствующей меткой (НЦ), а набор, предусматривающии подключение зонда к внутренним точкам ТЭЗа, меткой (ВЗ) перед КН, Информация о месте подключения зонда и количества подаваемых импульсов воспроизводится на дисплейном модуле при считывании теста с кассетного накопителя.

Из блока памяти в блок записи поступают только 4 младших разряда б каждого символа, а в блок управления для различения меток (типа КО, КН, НЦ, ВЗ) полные коды.

Коммутатор входы/выходы служит для коммутации входов и выходов блока 6 и выполнен на базе п-разрядного регистра и и-коммутирующих элементов, управляемых сигналами с выходов данного регистра (1 на выходе i-ой ячейки регистра означает, что

i-ая цепь ТЭЗа — входная цепь), коммутирующие элементы соединяют соответствующие выходы регистра теста с входными цепями контролируемого логического блока 6.

Ввод наборов для контроля блока

6 осуществляется автоматически с блокировкой ввода при несравнении реакции блока 6 с эталонным набором.

Перед тестированием логического блока 6 .кнопкой 35 "Сброс" в блоке

7 управления триггеры 17 и 3 1 и иразрядный регистр 26, счетчик 11 и триггер iO устанавливаются в нулевое состояние. Процесс тестирования начинается нажатием кнопки 34 н fl, Пуск блока 7 управления. В результате на выходе элемента ИЛИ 33 формируется сигнал S разрешающий н н

Ввод набора из блока 1 памяти в блок 2 записи и блок 7 управления.

Символы, образующие набор, поступают из блока 1 памяти в блок 7 в сопровождении сигнала, который подается на (m 1)-й вход блока 7.

По этому сигналу устанавливается в 1 триггер 17, в результате чего происходит модификация счетчика 18 от генератора 22 импульсов, состояния счетчика дешифратора дешифрируются дешифратором 19 ° Сигналы с выходов дешифратора 19 используются для организации записи 4 младших разрядов каждого символа набора в первые 4-е ячейки блока 2 записи (сигнал Б5, формируемый элементом И

692 Ь формация с выходов блока 6. Результат сравнения с выхода схемы 5 выдается на элемент И 30 блока 7 управления, результат строоируется сигналом с дешифратора 29 по достижению счетчиком 28 состояния "4". При отсутствии ошибки сравнения реакции контролируемого блока 6 и эталонного набора элементы И 32 и ИЛИ 33 при состоянии счетчика 28, равным "6". формируют сигналы запроса Sy на ввод следующего набора. В случае ошибки

1 l I l триггер 31 устанавливается в 1 блокируется элемент и 32, и на прямой выход триггера 31 подается сигнал ошибки, который индицирует оператору наличие ошибки. Отличие фактической реакции контролируемого от эталонной определяется с помощью элементов индикации, входящих в схему 5 сравнения.

Если процедурой проверки контролируемого блока 6 предусматривается подача определенного количества импульсов на одну из внутренних контрольных точек блока 6 с помощью блока 15 определения неисправностей, то в тестовый набор вводится метка включения В3. При распознавании ВЗ дешифратора 24 в 3-ю ячейку и-разрядного регистра 26 записывается " 1", блокируется элемент И 32, и запрос на считывание очередного набора (сигнал Sg) не формируется.

При подведении щупа блока 15 к указаннои точке контролируется наличие контакта щупа. После чего щуп блока

15 переключателем 14 режима контроля подключается к ключу 91 и через кнопку 16 подается сигнал на установку в " 1" триггера 10. При этом отпирается ключ 9, импульсы с генератора 8 контролируемых импульсов подаются на счетчик 11 и одновременно через переключатель 14 на контрольную точку. При совпадении кодов счетчика 11 кода, набранного на переключателях группы 13, элемент

12 сравнения производит сброс триггера 10 и установку в "0" 3"ей ячейки и-разрядного регистра 26 блока управления. После чего кнопкой

34 "Пуск" блока 7 формируется запрос на ввод очередного набора.

После записи набора через кОмму 45 татор 4 входов/выходов входные цепи контролируемого блока 6 подключаются к соответствующим ячейкам регистра

3 тестов. из регистра тестов 3 тестовый набор подается на первую группу входов схемы 5 сравнения и одновре- менно через коммутатор входа/выходов на контролируемыи блок 6. На вторую группу входов схемы 5 поступает ин5 . 1196

23), сдвига информации на 4-е раз= ряда и. в блоке 2 записи при формиро вании п-разрядного набора (сигналы

$, формируемые элементами ИЛИ 20 и И 21) ° 5

По достижении счетчиком 18 состояния "9" сигналом с дешифратора

19 триггер 17 устанавливается в "0" и прием символа в блок записи 2 завершается. Аналогично принимаются,1О лоследующие символы набора. Сигналы

S;.и S выдаются в олок 2 записи по прочтению дешифратором 24 метки

НН. При этом в 1-ю ячейку и-разрядрегистра 26 записыпается " 1" и раз- 15 блокируются элементы И 21 и И 23. При вводе первого набора, определяющего входные и выходные цепи контролируемого блока 6, по прочтению метки НЦ дешифратор 24 записывает уб

"1" во 2-ю ячейку и-разрядного регистра 26, в результате чего разблокируется элемент И 27, формирующий сигнал S . При распознавании метки конца набора КН по сигналу с дешифра- 25 тора 24 устанавливается в "1" 4-я ячейка и-разрядного регистра 26. При этом разрешается модификация счетчика 28 импульсами генератора 22 тактовых импульсов, состояние счетчика дешифрируется дешифратором 29. По достижению счетчиком 28 состояний:

"3" формируется сигнал-s t, но которому производится йерезапись набора из блока 2 в блок 3, 35

"4" элемент И 27 вьщает сигнал

$, по которому производится перезапись набора цепей из блока 3 в блок 4, ".6" элементами И 32 и ИЛИ 33 формируется запрос $ „ на считывание 4О последующего набора, 11 Il

" 7 " производится установка в 0 ячеек 2 и н регистра 26 .

1196692

1196692

Фиг. Г

Составитель А. Сиротская

Редактор Л.Зайцева Техред ЛЛикеш Корректор Г.Решетник.

Заказ 7555/39 Тираж 702 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва,Ж-35, Раущская наб., д. 4/5

Филиал ППП "Патент", r. Ужгород, ул, Проектная, 4