Преобразователь двоичных кодов в двоично-десятичные

 

ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНЫХ .кодов в . ДВОИЧНО-ДЕСЯТИЧНЫЕ, содержащий элементы И-НЕ по числу разрядов двоичного кода, шифратор, распределитель импульсов, накапливающий сумматор , блоки коррекции, причем информационные входы преобразователя соединены с первыми входами соответствующих элементов И-НЕ, входы которых соединены с входами первой группы входов шифратора соответственно., вторые входы элементов И-НЕ, соответствующих тем разрядам двоичного кода числа, двоично-десятичные эквиваленты которых не имеют единиц в .своих одноименных разрядах, соединены между собой и подключены к соответствующему разряду группы выходов распределителя импульсов, выходы 1-й группы выходов шифратора () где N - количество десятичных разрядов числа, соединены с информационными входами 1 -и тетрады накапливающего сумматора, выходы которой соответственно соединены с информационными входами 1 -го блока коррекции и выходами i-и группы выходов преобразователя,выход каждого блока коррекции соединен с соответствующим входом BTOpoij группы входов шифратора , отличающийся тем, что, с целью расширения области устойчивой работы, он содержит RS-триггер, элемент И-НЕ и блок управления , состоящий из шифратора и двух ЗК-триггеров, причем тактовый вход преобразователя соединен с синхровходами первого и второго ЗК-триггеров и первьм входом шифратора блока управления, второй вход которого является входом пуска блока управления и соединен с управляющим входом преобразователя, выходы с первого по пятый шифратора блока управления являются соответственно сл выходом начальной установки, выходом разрешения сложения, выходом разрешения коррекции, выходом тактирования сумматора и выходом тактирования, распределителя импульсов блока управления , выход начальной ycTanoBKjH , блока управления соединен с входами начальной установки распредеf лителя импульсов и накапливающего D |а сумматора, выходы разрешения суммирования и разрешения коррекции блока управления соединены соответственно Е. с R и 5-входами RS-триггера, инверсХ ) ный выход которого соединен с управляющим входом распределителя импульсов , выход которого соединен с третьим входом шифратора блока управления и является входом окончания опроса блока управления, вход необходимости коррекции которого, являющийся четвертым входом шифратора блока управления, соединен с выходом элемента И-НЕ, входы которого соединены с выходами соответствующих

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (19) (11) (д) 4 Н 03 М 7/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОЧИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЬГГИЙ (21) 3732319/24-24 (22) 26.04.84 (46) 23.12.85. Бюл. 1(9 47 (71) Харьковский ордена Ленина авиационный институт им. Н.E.Æóêîâñêîãî (72) В.10. Ларченко, М.Ф. Холодный, Н.Г. Коробков и 10.И. Ялинич

{53) 681.325(088.8) (56) Авторское свидетельство СССР

Ф 637808, кл. 6 .06 Р 5/02, 1974.

Авторское свидетельство СССР

У 779999, кл. G 06 Р 5/02, 1978. ,(54) (57) ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНЫХ . КОДОВ В ДВОИЧНО-ДЕСЯТИЧНЫЕ, содержащий элементы И-НЕ по числу разрядов двоичного кода, шифратор, распределитель импульсов, накапливающий сумматор, блоки коррекции, причем информационные входы преобразователя соединены с первыми входами соответствующих элементов И-НЕ, входы которых соединены с входами первой группы входов шифратора соответственно . вторые входы элементов И-НЕ, соответствующих тем разрядам двоичного када числа, двоична-десятичные эквиваленты которых не имеют единиц в .своих одноименных разрядах, соедине- ны между собой и подключены к соот- ветствующему разряду группы выходов распределителя импульсов, выходы

1 и группы BbIxopoB шифратора (Ic leg) где М вЂ” количество десятичных разрядов числа, соединены с информационными входами 1 -й тетрады накапливающего сумматора, выходы которой соответственно соединены с информационными входами 1 -го блока коррекции и выходами 1-й группы выходов преобразователя, выход каждого блока коррекции соединен с соответствующим входом второй группы входов шифратора, отличающийся тем, что, с целью расширения области устойчивой работы, он содержит

RG-триггер, элемент И-НЕ и блок управления, состоящий из шифратора и двух 3К -триггеров, причем тактовый вход преобразователя соединен с синхровходами первого и второго

31(-триггеров и первым входом шифратора блока управления, второй вход которого является входом пуска блока управления и соединен с управляющим входом преобразователя, выходы с первого по пятый шифратора блока управления являются соответственно выходом начальной установки, выходом разрешения сложения, выходам разрешения коррекции, выходом тактирования сумматора и выходом тактирования, распределителя импульсов блока управления, выход начальной установки блока управления соединен с входами начальной установки распределителя импульсов и накапливающего сумматора, выходы разрешения суммирования и разрешения коррекции блока управления соединены соответственно с )(и Б -входами RS-триггера, инверсный выход которого соединен с управляющим входом распределителя импульсов, выход которого соединен с третьим входом шифратора блока управления и является входом окончания оп- роса блока управления, вход необходимости коррекции которого, являющийся четвертым входом шифратора блока управления, соединен с выходом элемента И-НЕ, входы которого соединены с выходами соответствующих

1200428 элемент И-НЕ 10, тактовый вход 11, управляющий вход 12 преобразователя, выходы 13-17 блока управления.

Элементы И-HE 1 предназначены

5 для передачи потенциалов с информа ционных входов 6. на соответствующие входы первой группы входов шифратора 2 в инверсной. форме. Элементы

И-НЕ 1 разбиты на группы таким образом, что в одну группу попали элементы, соответствующие тем разрядам двоичного кода числа, двоичнодесятичные эквиваленты которых не имеют единиц в своих одноименных

15 разрядах. Для шестнадцатиразрядного двоичного числа такое разбиение может быть осуществлено, например, следующим образом

2, 2 2, 2>p, 2 1, Р",2", г",(2, 1 ), (2, 2

2A.) .

Шифратор 2 предназначен для формирования двоично-десятичных экви25 валентов опрашиваемых разрядов двоичного кода числа и кодов коррекции .содержимого ячеек накапливающего сумматора 4.

Распределитель 3 импульсов пред назначен для формирования импульсов опроса групп разрядов двоичного кода и может быть реализован, например, на сдвиговом регистре, имеющем входы параллельной записи исходного числа, и элементах И. 35

Накапливающий сумматор предназначен для суммирования двоично-десятичных эквивалентов, формируемых шифратором 2, и запоминания их сумм.

Он состоит из отдельных ячеек (тет- 40 рад) 4, каждая из которых содержит четырехразрядный комбинационный .сумгде К

1 г-5

1 6

®i

Ь -триггера, выходы тактирования сумматора и тактирования распределителя импульсов соединены соответственно с тактовыми входами сумматора и распределителя импульсов, пятый и .шестой входы шифратора блока управИзобретение относится к области автоматики и вычислительной .техники и может быть использовано при построении устройств обработки числовой информации.

Целью изобретения является расширение области устойчивой работы.

На фиг. 1 представлена структурная схема устройства; на фиг. 2— функциональная схема блока управления.

Преобразователь содержит элементы И-НЕ l шифратор 2, распределитель 3 импульсов, накапливающий сумматор 4, блоки 5 коррекции, информационные входы 6 преобразователя, выходы 7 преобразователя, блок 8 управления, Рб -триггер 9, ления соединены соответственно с прямыми выходами первого и второго

Л-триггеров, -входы которых соединены с первым и вторым выходами шифратора блока управления, пятый и шестой выходы которого соединены соответственно с R -входами первого и второго JK-триггеров. матор и пятиразрядный статический регистр, реализованный на триггерах с внутренней задержкой информации.

Блоки 5 коррекции предназначены для коррекции сумм в ячейках накапливающего сумматора 4 и представляют собой, комбинационные схемы, каждая из которых реализует логическую функцию

Ф =T(Q (P;5 vT, ; ; )

8 сигнал на выходе ()-го блока коррекции;

I выход переноса иэ i -го десятичного разряда; выходы 2, 2, 2 1-го деВ Ф 2 сятичного разряда; значение сигнала на прямом выходе триггера э. з

Блок 8 управления (фиг. 2) предназначен для организации взаимосвязи между отдельными блоками устройства с целью осуществления требуемого преобразования и содержит шифратор, выполненный на программируемой логической матрице (ПЛИ) (6,6,10), и два 3k-триггера. Программирование ПЛМ осуществляется в соответствии с табл. 1. Применение IIJIM позволяет сократить количество используемых корпусов, а применение "-триггеров — количество выходов иэ ПЛМ. l0 двоичного кода числа осуществляется за два такта. B одном такте к накопленной в ячейках 4 сумме двоично-десятичных эквивалентов добавляются новые, а в другом такте кор1200428 накапливающего сумматора. При этом в регистр. распределителя импульсов записывается число 10000000, а .ячейки накапливающего сумматора обнуляются. По окончанию данного тактового импульса блок управления переходит из начального состояния в рабочее состояниЕ (Q($0).

Обработка каждой группы разрядов

g0 управления формируются импульсы, равные по длительности тактовому.

30

40

55 8-триггер 9 предназначен для управления подачей сигналов во времени на шифратор 2 либо с информационных @ходов в устройства, либо с блоков 5 коррекции.

Элемент И-НЕ 10 формирует для блока 8 управления сигнал "Необходима коррекция результата в накапливающем сумматоре".

Преобразователь работает следующим образом.

В исходном положении преобразова- теля блок 8 управления находится в начальном состоянии, т.е. Q =Q =

=О, где Я 1 и (l — состояния соответственно первого и второго

ЭК-триггеров блока управления. На вход 11 поступают. тактовые импульсы, а на входе 12 присутствует низкий потенциал, который подается на втоpof-. вход блока управления, что обеспечивает подтверждение начального состояния блока управления. В ячейicax 4 накапливающего сумматора хранится результат предыдущего преобразования. Распределитель 3 импульсов и .триггер 9 могут иметь произвольное состояние.

Преобразование осуществляется следующим образом.

На информационные входы 6 уст- 4 ройства подаются соответствующие двоичному коду числа потенциалы, которые подаются на первые входы элементов И-НЕ 1. Затем на вход 12 подается сигнал "Пуск". С приходом первого после подачи сигнала "Пуск" тактового импульса на выходе 13 блока 8 управления формируется импульс "Начальная установка преобразователя", равный по длительности тактовому. Этот импульс подается на входы начальной установки распределителя 3 импульсов и ячеек 4 ректируется полученная сумма.

Добавление двоично-десятичных эквивалентов происходит следующим, образом. С приходом тактового импульса на выходах 14. и 16 блока 8

Импульс с выхода 14 блока управления поступает на вход ЙВ-триггера 9 и переводит его в нулевое состояние.

Низкий потенциал с прямого выхода триггера поступает на управляющие входы блоков 5 коррекции и формирует на их выходах высокие потенциалы, которые подаются на входы второй группы входов шифратора 2. Высокий потенциал с инверсного выхода триггера поступает на управляющий вход распределителя 3 импульсов, что приводит к формированию на его выходе, который соответствует номеру опрашиваемой группы разрядов двоичного кода, высокого потенциала. Этот высокий потенциал разрешает прохождение сигналов с входов 6 преобразователя через элементы И-НЕ 1 на входы первой группы входов шифратора. На выходах шифратора формируется двоичный код, равный сумме двоично-десятичных эквивалентов опрашиваемых, разрядов, который подается на информационные входы ячеек 4 накапливающего сумматора. По заднему фронту импульса, который формируется на выходе 16 блока управления, полученный двоичный код добавляется к содержимому накапливающему сумматору. По окончанию данного тактового импульса блок управления переходит в состояние 1=0 =1, при котором возникает коррекция полученной суммы.

В следующем такте происходит коррекция накопленной суммы в ячейках

4 сумматора. С прихбдом тактового импульса на выходах 15-11 блока 8 уп" лителя 3 импульсов, который соединен с третьим входом блока 8 управления, формируется высокий потенциал. При этом блок 8 управления переходит к анализу необходимости коррекции хотя бы в одном десятичном разряде. Если необходимость в коррекции есть, т.е. на выходах соответствующих блоков 6 коррекций формируются низкие потенциалы, то на выходе элемента И-НЕ 10 формируется высокий потенциал, который подается на вход блока управления. Коррекция осуществляется описанным способом. Если нет необходимости в коррекции, то на выходе элемента И-НЕ 10 формируется низкий потенциал. При этом блок управления по заднему фронту очередного тактового импульса возвращается в исходное состояние, сигнализируя тем самым окончание преобразования.

Пример преобразования двоичного кода предлагаемым устройством приведен в табл. 2, Применение синхронного накапливающего сумматора повышает функциональную надежность устройства, поскольку запись новой информации в него происходит по одному из фронтов тактовых импульсов.

Х< Х Х Х) Хз Х У У У У) Уз 4

Х Х 0 Х

1 Х 0 Х l 0 . 1

1 Х ) О 1 О

1 Х 1 1 1 О .. 1 1

1 Х Х Х Х 1 . ° 1 1 -l

I Та блица 2

2 =2 =2 -2 =О р 4 2 3

00000

О Исходное 0000 состояние

ОООО

2 =1

2 Сложение 0000

Результат 0000

001 l 0

0001

000) Коррекция

0000

0000

0000

S 1200428 равления формируются импульсы, равные ,по длительности тактовому. Импульс с выхода 15 блока 8 управления переводит триггер 9 в единичное состояние. Низкий потенциал с инверсного . выхода триггера поступает на управляющий вход распределителя 3 импульсов и формирует на его выходах низкие потенциалы, которые поступают на первые входы элементов И-НЕ 1, что 10 приводит к формированию высоких . потенциалов на выходах первой группы входов шифратора 2. Высокий потенциал с прямого выхода триггера поступает на управляющие входы блоков 5 15 коррекции. При этом на выходах блоков коррекции тех десятичных разрядов, в которых получены большие девятИ числа, формируются низкие потенциалы, которые подаются на соот- 20 ветствующие входы второй группы входов шифратора. При этом на вЫходах соответствующих групп выходов шифратора формируются коды 0110 а на выходах групп выходов шифратора с

Момерами на единицу больших тех, в которых произошло переполнение, формируются коды 0001. Эти коды подаются на информационные входы ячеек 4 накапливающего сумматора. 3g

По заднему фронту импульса, который формируется на выходе 16 блока управления, сформированные коды добавляются к накопленной сумме в ячейках 4 сумматора 35

По заднему фронту импульса, сформированного на выходе 17 блока 8 управления, содержимое регистра распределителя 3 импульсов сдвигается на один разряд вправо. Блок 8 управления переходит в состояние

Q =1; Ц =О, а преобразователь начи-

2 кает опрос следующей группы разрядов двоичного числа.

После опРоса всех групп Разрядов 45 двоичного числа на выходе распредеТаблица 1

I I

1 200428

ОО11О. 0001

0000

0000

0001

O0Il0

0000

0000

0001

00110

0000

0000

0001

00110

0000

0000

0001

0011Î

Ol 11

2=2=1 а

lll0

1О1ОО

1000

0001

Ol IO

11010

1001

0001

0110

1010

00000

OllO

0000

0000

00000

0000

ОООО

Результат 0000

3 Сложение 0000

Результат 0000

Коррекция 0000

: Результат 0000

4 Сложение . 0000

Результат 0000 . Коррекция 0000

Результат 0000

Сложение 0011

Результат 0011

Коррекция 0000

Результат 0011

Коррекция 0000

Результат 0011

Коррекция 0001

Результат 0100

Окончательный результат 0100

Продолжение табл.2.

1200428

1200428

Составитель M. Аршавский

Редактор В. Иванова Техред Д.Микеш Корректор А. Обручар

Заказ 7878/61 Тираж 871 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4!5

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4