Устройство для последовательного выделения единиц из двоичного кода

 

Изобретение относится к вычислительной технике и может быть использовано в ассоциативных запоминающихустройствах, в устройствах MHKponporiiaMMHoro управления и выбора приоритета. Цель изобретения расширение функциональных возможностей , которая достигается введением новых блоков и функциональных связей, позволяющих осуществлять временное распределение вьщеляемых. единиц с переменными интервалами в соответствии с заданной программой Устройство содержит регистры, счетчики, формирователи импульсов, блок сравнения, блок памяти, эле- ,менты задержки, элементы И, элементы ЗАПРЕТ, элементы ИЛИ. Расширение функциональных возможностей . достигается введением элементов задержки, трех элементов И, двух элементов ИЛИ, трех формирователей импульсов, двух счетчиков, блока . памяти, второго регистра и блока сравнения. 1 ил. (Л to о 00 ел сд со

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

ОПИСАНИЕ ИЗОБРЕТ

К ABTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И OTHPbfTHA (21) 3777783/24-24 (22) 01.08.84 (46) 30.01.86. Бюл. Н- 4 (72) Л.В.Друзь и Ю.П.Рукоданов (53) 684.325(088.8) ,56) Авторское свидетельство СССР

Ф 922745, кл. 6 06 F 9/46, 1982.

Авторское свидетельство СССР

Ф !070555, кл. 0 06 Р 9/46, 1983. (54) УСТРОЙСТВО ДЛЯ ПОСЛЕДОВАТЕЛЬНОГО ВЫДЕЛЕНИЯ ЕДИНИЦ ИЗ ДВОИЧНОГО

КОДА (57) Изобретение относится к вычислительной технике и может быть использовано в ассоциативных запоминающих устройствах, в устройствах микропрограммного управления и выбора приоритета. Цель изобретения—

„„SU„„1208553 A расширение функциональных возможностей, которая достигается введением новых блоков и функциональных связей, позволяющих осуществлять временное распределение выделяемых. единиц с переменными интервалами в соответствии с заданной программой. Устройство содержит регистры, счетчики, формирователи импульсов, блок сравнения, блок памяти, эле,менты задержки, элементы И, элементы ЗАПРЕТ, элементы ИЛИ. Расширение функциональных возможностей достигается введением элементов задержки, трех элементов И, двух элементов ИЛИ, трех формирователей импульсов, двух счетчиков, блока памяти, второго регистра и блока сравнения. 1 ил.

С::

ЪИ

h4

С0

Сп

Сл

СЛ:!

1208553

Устройство работает следующим образом;

Каждой требуемой комбинации двоичного кода, из ко; îðîãî выделяются единицы, соответствует заданная последовательность временных интервалов, 35 которая предварительно записана в блоке 2 памяти, в определенной .. онс его памяти, задаваемой начальным адресом. Код начального адреса соответствующей зо"и. памяти подается через кодовые входы усгройства и группу входов счетчика 1, Одновременно по первым информационным входам устройства в регистр )6 записывается двоичный код, H соо "BPò- 45 с""вующие триггеры lб устанавливаются в единичное состояние, При этом ближайший к первому (ь1ли первый 16-1) разряд кода, имеющий единичное состояние, получает приоритет над 50 в< еми последующими разрядами. Сигнал с прямого выхода триггера 16 каждого разряда с единичным значением поступает на прямой вход соответствующего элемента ЗАПРЕТ )8 и на вход пос.чедовательной цепи из элементов

ИllH !7, С выходов соответствующих, элементов ИПИ 17 сигналы подаются на

Изобретение относится к вычислительной технике и может быть использовано в ассоциативных запоминающих усгройствах, в устройствах микрокомячдного управления и выбора приоритета.

Целью изобретения является растирение функциональных возможностей устройства для последовательного выделения единиц из двоичного кода за счет временного распределения выделяемых единиц с переменными интервалами в соответствии с =-:àðàíной программой.

На чертеже приведена блок-схема предлагаемого устройства.

Устройство содержит счетчик блок 2 памяти, регистр 3, блок А, сравнения, счетчик 5, формирователь б импульсов, элемент 7 задержки, элемент ИЛИ 8, элементы И 9,, И 10, элемент ИЛИ 11, элемент 12 за1 держки, формирователь 13 импульсов, генератор 1 импульсов, формирователь )5 импульсов, регистр 16, элементы ИЛ) 17 группы, элемент

ЗАПРЕТ )8 группы, элементы И 19 группы, блок 20 задержки, элемент 21 задержки, элемент И 22.

25 инверсные входы последующих элементов ЗАПРЕТ 18, закрывают их и тем самым отключают цепи прямых выходов триггеров 16 всех последующих разрядов первого регистра. Так как все разряды кода, предыдушие по отношению к ближайшему разряду с единичным значением, находятся в нулевом состоянии, то управляемый этим ближайшим разря-. дом элемент ЗАПРЕТ 18 открывается и подает единичный сигнал на первый вход соответствующего элемента И 19.

Таким образом, при подаче входного кода в регистр 16 после окончания переходных процессов каждый предыдущий разряд с единичным значением имеет приоритет перед всеми предь душими разрядами и единичный сигнал присутствует только на одном из элементов И 19, соответствующем разряду большого приоритета, Если в единичном состоянии находится первый разряд 16-1, который имеет наивысший приоритет, то сигнал с выхода триггера 16-1 поступает на первый вход первого элемента И 19-1, закрывает элемент ЗАПРЕТ 18-1 и через последовательную цепь элементов ИЛИ

17-1... 17-(К-2) закрывает все по .ледующие элементы ЗАПРЕТ 18-2...

18-(iC-2). После записи двоичного кода в разрядах 16 регистра формируется потенциальный сигнал на выходе последнего элемента ИЛИ 17-(К-)), который. подается на входы элемен..а И 22 через элемент 21 задержки.

Элемент 21 задержки учитывает время переходных процессов выборки приоритетного разряда 16 с единичным значением, Элемент И 22 открывается,и потенциальный сигнал с его выходя подготавливает к открыванию элементы И 19 и 10 и подается на формирователь 15. Элемент И 10 разрешает прохождение сигналов для управления счетчиком 1 адреса и считывания информации из блока 2 памяти. Импульс с выхода формирователя

)5 ерез элементы ИЛИ ll и задержки 12 устанавливает в нулевое состояние регистр 3, счетчик 5 и открывает элемент И 10, Импульс с выходя элемента И !О подается на счетный вхсд счетчика 1, увеличивает его содержимое на единицу и через элемент задержки 7 подается на вход считывания информации из блока 2 памяти. На выходах счетчика 1 уста35

3 12085 навливается адрес первой ячейки данной зоны памяти блока 2, где записана программа временных интервалов. Из блока 2 памяти импульсом с выхода элемента 7 задержки считывается код первого временного интервала, который записывается в регистр 3. С выходов регистра 3 этот код подается на первые, входы блока 4 сравнения и через элемент ИЛИ 8 открывает элемент И 9. При этом выход генератора 14 импульсов подключается к счетному входу счетчика 5. Генератор 14 генерирует импульсы с частотой, определяемой заданной единицей измерения временных интервалов. Импульсы генератора 14 последовательно заполняют счетчик

5, сигналы с выходов которого подаются на вторые входы блока 4 сравнения. При совпадении кодов, отличных от нулевых, на входах блока 4 сравнения, т.е. по окончании выработки первого временного интервала от момента записи двоичного кода в разряды 16 первого регистра, блок

4 сравнения выдает сигнал, который подается на формирователь 13 пкпульсов. С выхода формирователя 13 ,импульс считывания поступает на третьи входы элементов И 19. При этом открывается только один из элементов 19 подготовленный к открыванию сигналом с ближайшего разряI да кода с единичным значением. На выходе этого элемента И 19 и на выходе устройства появляется сигнал, соответствующий первой выделенной единице с заданным интервалом. При этом на других выходах устройства сиг40 налы отсутствуют. Сигнал с выхода этого открытого элемента И 19 подается на блок 20 задержки, который задерживает его на время действия импульса считьвания формирователя 13, 45 затем обнуляет соответствующий разряд 16 первого регистра и подается на вход элемента ИЛИ 11, После обнуления данного разряда 16 снимается запрещающий сигнал с инверсных вхо-. 50 дов всех элементов ЗАПРЕТ 18, предшествующих следующему- единичному разряду кода, который получает приоритет над всеми последующими разрядами кода и подготавливает к 55 открыванию соответствующий ему элемент И 19. Параллельно импульс, поданный с выхода блока 20 задерж53 4 ки, через элемент ИЛИ 11, элемент

12 задержки обнуляет регистр 3, счетчик 5, при этом закрьвается

У элемент И 9 и генератор 14 отключается от счетчика 5, и через элемент И 10 снова подается на счетный вход счетчика 1, Содержимое счетчика 1 увеличивается еще на единицу, что соответствует адресу следующей ячейки зоны памяти, где записан код второго временного интервала. Этот адрес подается на входы блока 2 памяти, и описанный процесс повторяется до тех пор, пока не будут выделены все единицы входного двоичного кода с заданными временными ичтервалами. После выделения последней единицы все разряды 16 первого регистра устанавливаются в нулевое положение, снимается потенциальный сигнал на выходе элементов ИЛИ

17-(К-1), И 22 и закрываются элементы И !9 и 10. При этом элемент И 10 закрывается до подачи на его второй вход импульса последней выделенной единицы с выхода элемента ИЛИ 11, что обеспечивается элементом 12 задержки. Поэтому импульс последней выделенной единицы, задержанный элементом !2, не изменяет состояние счетчика 1 и не поступает на вход считывания блока 2 памяти, но обнуляет регистр 3 и счетчик 5. При снятии потенциального сигнала на выходе элемента И 22 формирователь 6 импульса по заднему фронту формирует импульс, который подается на обнуляющий вход счетчика 1 и устанавливает

его в нулевое положение. Устройс=во готово к приему следующего двоичного кода числа в разряды 16 первого регистра и двоичного кода адреса в счетчик 1.

Формула изобретения

Устройство для последовательного выделения единиц из двоичного кода, содержащее группу элементов И, группу элементов ИЛИ, группу элементов

ЗАПРЕТ и первый регистр, единичные входы которого являются группой информационных входов устройства, выход первого разряда первого регистра соединен с первым входом первого элемента И группы, с инверсным входом первого элемента ЗАПРЕТ группы и с первым входом первого элемента

ИЛИ группы, выход каждого элемента

ИЛИ группы, кроме последнего, соединен с первым входом последующего элемента ИЛИ группы, выход каждого разряда первого регистра, начиная со второго разряда, соединен с вторым входом соответствующего элемен=та ИЛИ группы и с первым входом соответствующего элемента ЗАПРЕТ ь группы, инверсный вход каждого элемента ЗАПРЕТ группы, начиная со второго, соединен с выходом соответствующего элемента ИЛИ группы,, выходы элементов ЗАПРЕТ группы соединены с первыми входами соответс.твующих элементов И группы, начиная со второго элемента И в группе, выходы элементов И группы являются группой выходов устройства, о т и и ч а ющ е е с я тем., что. с целью расширения функциональных возможностей за счет временного распределения выделяемых единиц с переменными интервалами в соответствии c =.а-данной программой, в него введены блок задержки, генератор импульсов, три элемента задержки, три элемента И, два элемента ИЛИ, три формирователя импульсов, два счет гика, блэк памяти, второй регистр и блок сравнения, при этом первые входы первor..à счетчика являются кодовыми входами устройства вьггоды первого счетчика со единены с адресными Входами блока памяти, выхэдь! которого сэеци:-!сны с г руппОЙ ВХОДОВ Б торо«!E !!(;. истра . Вь. -" ходы которо.i О соединены с неравными вхо па гI.E 6„ тс»кя с р» . и(1 (+rp I-: II".(Опани перешагo элемеilòà И3!И. «мхов ко гороГО СОЕДИНЕН С ПЕЧ«»1»1 «! Ñ.,1;:;1 EIГ:-3

08553 6 го элемента И, второй вход которого соединен с выходом генератора им- пульсов, выход первого элемента И соединен со счетным входом второго счетчика, выходы которого соединены с вторыми входами блока сравнения, выход которого соединен с выходом первого формирователя импульсов, выход которого соединен " вто10 рыми входами элементов И группы, выхоцы которых соединены с входами блока задержки, выходы которого соединены с нулевыми входами соответствующих разрядов первого регистра и с соответствующими входами второго элемента ИЛИ, выход которого соединен с входом первого элемента за" держки, выход которого соединен с .

Входами сброса второго регистра, вто20 рого счетчика и первым входом второго элемента И. Выход которого соединен со счетным входом первого счетчика и входом второго элемента задержки, выход которого соединен с входом считывания блока памяти, выход последнегo элемента ИЛИ гругпы соединен с первым входом третьего элемента И и через третий элемент задер:яки = с вторым входом третьего

- 0 элеме -.та И, .выход которого соединен г.етьими входами элементов И груп, и:;. с Вторым входом второго зпеменгя И и с входами второго и третьеформирователей импульсов, вьгход в гoро О формирователя импульсов со:ливен с соответствующим входом †:.ohio:.o элемента ИЛИ и вь:ход третьего формирователя импульсов соедине . с -Вхоцом сброса первого счетт| ч-" »

1208553

ВНННПК Заказ 289/58 Тирах 673 Поддисыое

Фюи иаа ППП "Патват", т.Ужгород, ул.Проекткая, 4

Устройство для последовательного выделения единиц из двоичного кода Устройство для последовательного выделения единиц из двоичного кода Устройство для последовательного выделения единиц из двоичного кода Устройство для последовательного выделения единиц из двоичного кода Устройство для последовательного выделения единиц из двоичного кода 

 

Похожие патенты:

Изобретение относится к автоматике и вычислительной технике, а точнее к приоритетной обработке данных, и предназначено для использования в мультипроцессорных системах, в локальных сетях и в системах распределенного управления

Изобретение относится к вычислительной технике и может быть использовано для организации доступа к коллективно используемому ресурсу

Изобретение относится к вычислительной технике и может быть использовано для организации межмашинного обмена в распределенных вычислительных комплексах и сетях ЭВМ

Изобретение относится к вычислительной технике и предназначено для использования в локальных вычислительных сетях с шинной топологией для управления передачей пакетов данных через общий канал

Изобретение относится к способам управления перегрузкой сообщениями элементарной программы в электронной системе коммутации

Изобретение относится к области вычислительной техники и может быть применено в системах обмена данными

Изобретение относится к отвечающей системе, то есть способной к работе в реальном масштабе времени и толерантной к ошибкам системе для обработки сигналов, с множеством блоков обработки данных, которые соединены друг с другом через блоки передачи данных

Изобретение относится к вычислительной технике и может найти применение в отказоустойчивых многопроцессорных системах для перераспределения нагрузки между процессорами во время отказов

Изобретение относится к вычислительной технике и может быть использовано в устройствах последовательно-параллельного обслуживания запросов абонентов с переменным распределением потоков информации по линиям связи
Наверх