Преобразователь дельта-модулированного сигнала в сигнал с импульсно-кодовой модуляцией

 

Изобретение относится к вычислительной технике и может быть использовано в системах передачи цифровой информации. Цель изобретения - повышение помехоустойчивости преобразования путем исключения сбоев. Устройство содержит анализатор полярности , вход которого является входом устройства, блок управления, СОСТОЯИ5ИЙ из элементов НЕ, И-НЕ, И и ШШ-НЕ, реверсивный счетчик, VI триггеров задержки, мультиплексор , элементы И и И-НЕ, делитель частоты, соединенный с тактовой шиной . Анализатор полярности состоитиз триггера и элементов И, ШШ-НЕ и И1Ш. 1 з.п. ф-лы, 4 ил.

СОЮЗ СОВЕТСКИХ

NVNHIH

РЕСПУБЛИК

09) (11) цц .Н 03 М 7/36

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЬГПФ

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCHOMY СВИДЕТЕЛЬСТВУ

ВСГЮВ.":1 ":. Я (21) 37466 72/24-24 (22) 30.05.84 (46) 07.03.86.Бюл.М 9 (71) Римский ордена Трудового Красного Знамени политехнический институт им.А.Я.Пельше (72) А.М.Савельев, А.В.Строд и В.В.Хофмаркс (53) 621.374.373 (088.8) (56) Авторское свидетельство СССР

М 822354, кл. Н 03 К !3/24, 1979 °

Патент Великобритании

М 1321346, кл. Н 03 К 13/24, опублик.1973. (54) ПРЕОБРАЗОВАТЕЛЬ ДЕЛЬТА-МОДУЛИРОВАННОГО СИГНАЛА В СИГНАП С ИИПУЛЬСНО КОДОВОЙ МОДУЛЯЦИЕЙ (57) Изобретение относится к вычислительной технике и мокет быть использовано в системах передачи цифровой информации. Цель изобретения— повышение помехоустойчивости преобразования путем исключения сбоев.

Устройство содержит анализатор полярности, вход которого является входом устройства, блок управления, состоящий из элементов НЕ, И-НЕ, И и ИЛИ-НЕ, реверсивный счетчик, h триггеров задержки, мультиплексор, элементы И и И-НЕ, делитель частоты, соединенный с тактовой шиной. Анализатор полярности состоитиз триггера и элементов И, ИЛИ-НЕ и ИЦИ. 1 з.п. ф-лы, 4 ил.

1 121

Изобретение относится к вычислительной технике и может быть использовано в системах передачи

Цифровой информации.

Цель изобретения - повышение помехоустойчивости преобразования путем исключения сбоев.

На фиг.1 изображена функциональная схема преобразователя; на фиг.

2 и 3 - функциональные схемы анализатора полярности и блока управления; на фиг.4 — временные диаграммы работы преобразователя.

Вход 1 устройства соединен с первым входом анализатора 2 полярности, первый выход которого подключен к первому входу блока 3 управления, первый и второй выходы которого соединены с соответствукицими входами реверсивного счетчика 4. Выходы, его разрядов подключены к входам соответствующих И триггеров 5 задержки, выходы которых подключены ,к информационным входам мультиплек,сора б с второго по (Н +1) -й соответственно, первый информационный вход мультиплексора 6 соединен с вторым выходом анализатора 2 полярности. Выходы И разрядов реверсивного счетчика 4 соединены с соответствующими входами элемента 7 И и элемента 8 И-НЕ, выходы которых подключены к вторым входам соответственно блока 3 управления и анализатора 2 полярности. Тактовый вход блока 3 управления объединен с тактовым входом делителя 9 частоты и подключен к тактовой шине 10.

Первый и второй выходы делителя частоты соединены соответственно с управляющими входом мультиплексора 6 и синхровходами триггеров 5 задержки. Выход мультиплексора б является выходом устройства.

Анализатор 2 полярности (фиг.2) состоит из триггера 11 задержки, элемента 12 И, элемента 13 ИЛИ-НЕ и элемента 14 ИЛИ, выход которого является первым, а инверсный выход триггера ll — вторым выходами анализатора 2 полярности, а вход и синхровход триггера 11 — соответственно первым и вторым входами анализатора 2. Вход триггера 11 объединен с первыми входа ж элементов

l2 И и 13 ИЛИ-НЕ, а его прямой выход подключен к вторым входам этих элементов, выходы которых соедине, ны.с входами элемента 14 ИЛИ.

6831

50

t0

Блок 3 управления фиг.3 состоит из элементов 15 НЕ, 16 И-НЕ, 17 И и 18 ИЛИ-НЕ, Преобразователь дельта-модулированного (ДМ) сигнала в сигнал с импульсно-кодовой модуляцией (ИКМ) работает следующим образом.

На вход 1 преобразователя поступает соответствующий аналоговому сигналу а сигнал б (фиг.4) с ДМ,. По тактовой шине 10 поступают тактовые импульсы Ь . На первом и втором выходах анализатора 2 появляются сигналы 2 и ) соответственно.

На первом и втором выходах блока 3 управления синхронно с тактовыми импульсами 6 .формируются сигналы соответственно прямого и обратного счета для реверсивного счетчика 4, на выходах которого появляются сигналы Е-и, совокупность которых представляет собой цифровую комбинацию, соответствующую значению аналогового сигнала в данный момент времени.

В начальный момент времени, когда на выходах реверсивного счетчика 4 присутствует нулевая комбинация,.на второй вход анализатора 2 полярности с выхода элемента 8 И-НЬ подается высокий логический уровень, К . Триггер ll анализатора 2 полярности при этом переходит в режим записи и на его прямом выходе формируется сигнал л, а на инверсном, являющемся вторым выходом анализатора полярности, сигнал, определяющий знак кодового слова ИКМ.

Если на прямом выходе триггера 11 высокий логический уровень, то сигнал 7. на первом выходе анализатора 2 полярности полностью повторяет сигнал о . Если же на прямом выходе триггера 11 низкий логический уровень (такая ситуация возникает, когда на первый вход анализатора 2 полярности поступает нулевая пачка импульсов при наличии высокого логического уровня на втором входе анализатора полярности), то сигнал является инверсным по отношению к сигналу 3 . На втором выходе анализатора 2 полярности при этом присутствует высокий логический уровень

Поскольку в общем случае частоты дискретизации ДМ и ИКМ сигналов различны, то для формирования выходно1216831 го ИКМ сигнала применены триггеры 5 задержки, Для перевода параллельного кода, который формируется на прямых выходах триггеров 5 задержки, в последовательный применен мультиплексор 6, обеспечивающий последовательное подключение Н триггеров 5 к выходу устройства.

При наличии на выходах реверсивного счетчика 4 комбинации 111...1, т.е. предельного значения, элемент

7 И вырабатывает высокий логический уровень, который, поступая, на второй вход блока 3 управления, запрещает дальнейшее нарастание показаний счетчика 4 до поступления на блок 3 управления отрицательной пачки импульсов, Тем самым предотвра. щается перегрузка счетчика 4 и сбои в работе преобразователя.

Делитель 9 частоты обеспечивает на первом выходе сигналы с частотой в +1 раз выше, чем на втором. При этом на выходе мультиплексора 6 формируется последовательный сигнал с ИКМ. формула изобретения

1. Преобразователь дельта-модулированного сигнала в сигнал с импульс но-кодовой модуляцией, содержащий реверсивный счетчик, блок управления и триггеры задержки, входы которых подключены к выходам соответствующих разрядов реверсивного счетчика, первый и второй входы которого соединены с соответствующими выходами блока управления, о т л ич а ю шийся тем, что, с целью повышения помехоустойчивости преобразования путем исключения сбоев, в него введены делитель частоты, элемент И, элемент И-НЕ, мультиплексор и анализатор полярности, первый вход которого является входом устройства, второй вход пбдключен к выходу элемента И-НЕ, первый выход анализатора полярности соединен с первым входом блока управления, а второй выход — с первым информационным входом мультиплексора, остальные информационные входы которого подключены к выходам соответствую5 I0

50 щих триггеров задержки, выход мультиплексора является выходом устройства, а управляющий вход подключен к первому выходу делителя частоты, второй выход которого подключен к синхронизирующим входам триггеров задержки, вход делителя частоты объединен с тактовым входом блока управления и подключен к тактовой шине, второй вход блока управления соединен с выходом элемента И, входы которого объединены с соответствующими входами элемента И"НЕ и подключены к выходам соответствующих разрядов реверсивного счетчика, 2. Преобразователь по п.1, о т— л и ч а ю шийся тем, что анализатор полярности состоит из триггера задержки, элемента И, элемента

ИЛИ и элемента ИЛИ-НЕ, первый вход которого объединен с первым входом элемента И и входом триггера задержки и является первым входом анализатора полярности, синхронизирующий вход триггера задержки является вторым входом анализатора полярности, прямой выход триггера задержки подключен к вторым входам элементов И и ИЛИ-НЕ, вьжоды которых соединены с соответствующими входами элемента ИЛИ, выход которого является выходом анализатора полярности, а инверсный выход триггера задержки является вторым выходом анализатора полярности.

3, Преобразователь по п.1, о т л и ч а ю шийся тем, что блок управления содержит элементы И-НЕ, И, ИЛИ-НЕ и НЕ, вход которого объединен с первым входом элемента И-НЕ и соединен с первым входом блока управления, а выход элемента НЕ подключен к первому входу элемента И, второй вход которого объединен с вторым входом элемента И-НЕ и подключен к тактовому входу, выход элемента И-НЕ соединен с первым входом элемента ИЛИ-НЕ, второй вход которого соединен с вторым входом блока управления, а выходы элементов ИЛИ-НЕ и И являются соответственно первым и вторым выходами блока управления.

121683!

ФЬЮ

1216831

Составитель О.Ревинский

Техред Т.Дубинчак

Редактор С.Патрушева

Корректор М.немчик

Подписное

Филиал IIIIII "Патент", r.ужгород, ул.Проектная, 4

Заказ 1005/6) Тираж 8)8

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д.4/5