Устройство для контроля схем сравнения

 

Изобретение относится к области автоматики и вычислительной техники. Цель изобретения - повьшение достоверности контроля. Устройство содержит блок памяти, регистр микрокоманд , мультиплексор, регистр адреса, триггер, генератор тактовых импульсов , два регистра сдвига, элемент сравнения, контролируемую схему сравнения, блок анализа, два элемента И, два элемента Ш1И-НЕ, три элемента И. Устройство осуществляет проверку схемы сравнения в четырех режимах. В первом режиме на первую группу входов схемы сравнения подается число Л 0, а на другую при помощи регистра сдвига число В ,в котором единица присутствует только в одном разряде. Во втором режиме контроля подается число, содержащее единицу в разрядах Л, а на другой вход число, в котором единица содержится в предпоследнем разряде, и так далее, до тех пор, пока эта единица не перепишется в первый разряд регистра сдвига. В этом режиме проверяется равенство А В всех входов Qi Ь, . Третий и четвертый режимы эквивалентны первому и второму. За счет последовательного контроля реализуется минимальная совокупность проверок, обеспечиЬающих контроль всех цепей формирования сигналов .Л..В,А в, 5 ил. i (Л С

СОЮЭ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

„„SU„„ l 218386 А

Ш4 G 06 F 11/22

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЭОБРЕТЕНИЙ И OTHPblTMA

ОПИСАНИЕ ИЗОбРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 3778502/24-24 (22) 09.08.84 (46) 15.03.86. Вюл. Р 10 (72) ВеП.Улитенко, Г.Н.Тимонькин, В.СеХарченко, С.Н.Ткаченко и В.О.Сперанский (53) 681.3(088.8) (56) Авторское свидетельство СССР

Р 583436, кл. G 06 Р 11/00, 1976.

Авторское свидетельство СССР

9 767767, кл, С 06 Р 11/22, 1978. (54) УСТРОЙСТВО ДЛЯ KOHTPOJM СХЕМ

СРАВНЕНИЯ (57) Изобретение относится к области автоматики и вычислительной техники.

Цель изобретения " повышение достоверности контроля. Устройство содержит блок памяти, регистр микрокоманд, мультиплексор, регистр адреса, триггер, генератор тактовых импуль сов, два регистра сдвига, элемент сравнения, контролируемую схему сравнения, блок анализа, два элемента И, два элемента ИЛИ-НЕ, три элемента И. Устройство осуществляет проверку схемы сравнения в четырех режимах. В первом режиме на первую группу входов схемы сравнения подается число A = О, а на другую при помощи регистра сдвига число 8,в котором единица присутствует только в одном разряде. Во втором режиме контроля подается число, содержащее единицу в разрядах А, а на другой вход число, в котором единица содержится в предпоследнем разряде, и так далее, до тех пор, пока эта единица не перепишется в первый pasряд регистра сдвига. В этом режиме Е а проверяется равенство A = B для всех входов o i - =Ь! . Третий и четвертый реввыы ввввввпевтвы перво- му и второму. 3а счет последовательного контроля реализуется мини- Я мальная совокупность проверок, обес-, печивающих контроль всех цепей форми- рования сигналов .Ь +.Â, А = В,А В„ Р

5 ил., Вйи !

218386 2

Нзобретение относится к автоматике« и вычислительной технике и может быть использовано при реализации средств тестового диагностирования блоков дискретной техники.

Целью изобретения является повышение достоверности контроля.

IIa фиг. 1 приведена функциональная схема предлагаемого устройства; на ««>иг. 2 — временная диаграмма работы генератора тактовых импульсов

Устройство для контроля схем сравнения (фиг. 1) содержит контро.лируемую схему 1 сравнения, блок памяти 2, регистр 3 адреса, регистр

4 мпкрокоманд, регистры 5,6 сдвига, триггер 7, генератор 8 тактовых импул.,сов, мультиплексор 9, элемент

10 сравнения, блок 11 анализа, содержащн1! элемент 11-ИЛ11-НЕ 1 2. элек«енты 111111 13, 14, элементы И 15, 16, элементы 17, 18, элементы ИЛ!1 19, 20, вход. пуска 21, выход ошибки устройства 22, первый-четьертый выхо,цы 23-26, блока памяти, первый-девятый выходы 27-35 регистра 4 микрокоманд, первьй-третий выходы 3638 схемы сравнения, выходы 39-41 старшего разряда регистра 5, младшеIo и старшего разрядов регистра 6 соответственно, выходы 42-44 генератора 8 тактовых импульсов (выходы поля адреса блока памяти 23, признака модификации адреса 24, признака следующего адреса микрокоманды

25, выход 26 поля управления, выход

27 признака сброса первого регистра сдвига, выход 28 признака разрешения выход 29 признака сравнения, выход

30 признака сброса второго регистра сдвига, выход 31 признака разрешения, выход 32 признака несравнения, выход 33 признака анализа, выходы признака кода логических условий

34, признака конца контроля 35, выход "Ilеравно" 36, выход "Равно"

37, выход "Неравно" 38, выходы старшего разряда, выходы младшего и, старших разрядов регистров 5 и 6, соответственно 39-41, выходы

42,44 генератора тактовых импульсов.

Устройство работает следующим образом.

В исходном состоянии все элементы памяти устройства находятся в нулевом состоянии. На фиг. 1 цепи уcòàIIoãêII п исходное состояние услов« но не r оказаны.

«5

55 вивалентен второму режиму контроля.

Отличие состоит в .том, что для каждого числа А, содержащего одну единицу (а = 1, а „„=1,..., а, =1), последовательно формируются числа В, содержащие единицу в разрядах b.

j = 1, i, если а; =1. Благодаря выполнению этого режима проверяется работоспособность цепей формирования сигнала А = 8 схемой 1 и работоспособность цепей блокировки старшими разрядами младших при формировании сигнала А > В по всем входам схемы 1

Устройство осуществляет проверку схемы 1 сравнения последовательно в следующих режимах.

Первый режим. На первый вход схемы 1 подается число А = О, а с помощью регистра 6 сдвига последовательно формируются и подаются на второй вход схемы 1 числа Б ..содержащие единицу только в одном разряде от Ьл=1 до Ь«„=1.В результате выполнения этого режима проверяется . работоспособность и правильность реакции схемы 1 на единичный сигнал по всем входам числа Б

Второй режим. На вход Б схемы

1 задается число, содержащее единицу в старшем разряде (о„ = 1), а на вход A последовательно подаются числа, содержащие единицу в разрядах G«,...,o, . После этого на вход Б задается число с br, †.1, а на вход А последовательно задаются числа, содержащие единицу в разрядах « «-«2 ° ° ° «-«rt-л (и так далее по Ь „= 1 и а, =1) . В результате выполнения этого режима проверяется правильность формирования схемой

1 сигнала A = Ь для всех входов

n; = I;, i = 1 п и правильность формирования схемой 1 сигнала А В для всех пар разрядов ь;

1, и, а „ = 1, i. Это позволяет эффективно проверить работоспособность цепей блокировки младших разрядов старшими по всем входам схемы 1.

Третий режим. Этот режим полностью эквивалентен первому режиму.

На вход схемы 1 подается число g =-0 а на вход Д последовательно задаются числа, содержащие с«,= 1, с 1,..., 0« = 1. В результате выполнения этого режима проверяется работоспособность всех цепей формирования сигнала A ) Б схемы 1 по всем входам числа А

Четвертый режим. Этот режим эк1218386

55

11оследовательный контроль схемы

1 с помощью предлагаемого устройства обеспечивает существенное повышение достоверности результатов контроля при высоком быстродействии за счет реализации минимальной совокупности проверок, обеспечивающих контроль всех цепей формирования сигналов

Л(й, A-=Â и A)B а также цепей блокировки младших разрядов 10 старшими.

В табл. 1 представлена таблица кодов чисел А и В, последовательно подаваемых на входы схемы 1, при реализации первого-четвертого режимов контроля (при п = 4).

Рассмотрим функционирование устройства в перечисленных режимах.

По сигналу Пуск, поступающему на вход 21 устройства, триггер 7 20 устанавливается в единичное состояние и запускает генератор 8 тактовых импульсов, который начинает формировать последовательности синхроимпульсов.

На выходе 35 регистра 4 микрокоманд присутствует нулевой код, поэтому выходной сигнал мультиплексора

9 равен единице, и элемент И 18 открыт. Первый синхроимпульс с выхода 30

42 генератора S тактовых импульсов поступает на шестой вход блока 11 анализа, который осуществляет контроль правильности работы схемы 1 на числах А = 8 = 0. Одновременно

35 этот синхроимпульс проходит на вход синхронизации регистра 3 адреса, по его заднему фронту в регистр

3 адреса записывается адрес первой микрокоманды, который хранится в

40 ячейке с нулевым адресом. В результате этого первая микрокоманда считывается из блока памяти 2. По заднему фронту второго синхроимпульса с выхода 43 генератора 8 тактовых импульсов ее микрооперационная часть

45 и код проверяемого логического условия записываются в регистр 4 микрокоманд. В результате этого устройство переходит в первый режим контроля.

На выходе 32 регистра 4 микрокоманд появляется единичный сигнал, который открывает элемент И 16, на который последовательно подаются импульсы с выхода 44 генератора 8 тактовых импульсов. В результате этого в младший разряд. регистра 6 сдвига записывается единица, которая. последовательно сдвигается в сторону старшего разряда. При каждом положении единицы в регистре 6 сдвига на шестой вход блока 11 анализа подается синхроимпульс с выхода 42 генератора 8 тактовых импульсов, который следует каждый раз после импульса на выходе 44 генератора 8 тактовых импульсов (см. фиг, 2). В результате этого осуществляется проверка исправности схемы 1 в первом режиме контроля по всем разрядам входа Б, Код логических условий, поступающий на мультиплексор 9, подключает выход 41 регистра 6 сдвига к входу элемента И 18. Поэтому до тех пор, пока единица в регистре

6 не достигнет его старшего разряда, в регистр 3 адреса не запишется адрес следующей микрокоманды..

После появления единицы в старшем разряде регистра 6 сдвига элемент И

17 откроется, и очередной импульс с выхода 42 генератора 8 тактовых импульсов запишет в регистр 3 адреса, адрес следующей микрокоманды, а ее операционная часть с кодом логических условий по синхроимпульсу с выхода 43 генератора 8 тактовых импульсов запишется в регистр 4 микрокоманд.. В результате этого устройство перейдет во второй режим контроля.

На выходе 29 регистра 4 микрокоманд появится единичный сигнал, который откроет элемент И 15, и в младший разряд регистра 5 сдвига запишется единица, которая будет последовательно сдвигаться в сторону старшего разряда до тех пор, пока не достигнет его (A = В) . В каждом такте по синхроимпульсу с выхода

42 генератора 8 тактовых импульсов будет производиться контроль правильности работы схемы 1 блоком 11 анализа. Код логического условия настроит мультиплексор 9 таким образом, что к входу элемента И 18 будет подключен элемент 10 сравнения. Поэтому очередной тактовый импульс пройдет на вход синхронизации регистра 3 только при кодах чисел А =8

««-1000; ...О. По этому импульсу иэ блока памяти 2 будет считана очередная микрокоманда, и на выходах 27, 31, 32 регистра 4 микрокоманд появятся единичные сигналы. По этим сигналам регистр 5 сдвига сбросится в ноль, а в регистре 6 сдвига

1218386

20 единица из старшего (n = го) разряда сдвинется в (n — 1)-й разряд (обратный сдвиг). После этого по следующей паре синхроимпульсов с вы5 хода 42 и 43 генератора 8 тактовых импульсов будет считана очередная микрокоманда, на выходе 29 регистра

4 микрокоманд появится единичный сигнал, и цикл проверки схемы 1 повторится до совпадения кодов A =

& = 010...0.

При А = В в регистр 4 микрокоманд будет считана микрокоманда проверки логического условия Ь„ = 1; для чего с помощью мультиплексора 9 к входу элемента И 18 будет подключен выход триггера 7 (константа 1), а на выходе 24 блока памяти 2 будет сформирован единичный сигнал, KQTopbBI откроет элемент И 17, разрешающий модификацию адреса значением младшего разряда регистра 6 (выход 40). При

br = 0 модификации не будет, в регистр 4 микрокоманд вновь будет считана микрокоманда сброса регистра 5 и сдвига на единицу вправо содержимого регистра 6 сдвига, и цикл рабо-ты устройства повторится. Так будет продолжаться до тех пор, пока не будет получено равенство А = 8

000.....01, т.е. единица в регистре

6 сдвига не достигнет младшего разряда. После этого произойдет модификация адреса следующей микрокоманды единичньм значением младшего разряда регистра 6 сдвига, и устройство вьп дет из цикла (см. фиг. 1). В регистр

4 микрокоманд будет считана очередная

HHKpoKoMBHpQ сброса регистра 6 сдвига, а затеи микрокоманда сдвига еди- 40 ницы в регистре 5 сдвига. Устройство перейдет в третий режим контроля.

Работа устройства контроля в третьем и четвертом режимах аналогична его работе в первом и втором 4> режимах соответственно. Отличие состоит в том, что функции регистра

5 сдвига в этих режимах выполняет регистр 6 сдвига и наоборот соответственно микрокоманды, считываемые 50 в этих режимах, содержат микрооперации, инверсные предыдущим.

По окончании четвертого режима контроля, который будет также харак- теризоваться условием Л = В = 0 О. 55 ..01, в регистр 4 микрокоманд будет считана микрокоманда, содержащая микрооперацию "конец работы". На выходе 34 регистра 4 микрокоманд появится единичный сигнал, который, пройдя через элемент ИЛИ 19, возвратит триггер 7 в исходное состояние, и работа устройства прекратится.

Если в каком-либо такте работы устройства блок 11 анализа обнаружит неправильную работу контролируемой схемы 1 сравнения, на его выходе появится единичный сигнал, который остановит работу устройства,(сбросит триггер 7) и пройдет на выход 22 устройства, сигнализируя о неправильном функционировании схемы 1.

В табл. 2 приведен один из возможных вариантов прошивки блока памяти 2 для реализации всех четырех режимов контроля.

Как следует из табл. 2 содержи— мое ячеек памяти блока 2 не зависит от разрядности проверяемых схем 1 и занимает весьма небольшой объем памяти.

Формула изобретения

Устройство для контроля схем сравнения, содержащее контролируемую схему сравнения, первый и второй регистры сдвига, триггеры, генератор тактовых импульсов .и блок анализа, причем вход пуска устройства соединен с единичным входом триггера, выход которого соединен с входом.. пуска генератора тактовых импульсов, группы выходов первого и второго регистров сдвига соединены с первой и второй группами информационных входов контролируемой схемы сравнения выход "Равно" и два выхода "Неравно" которой соединены.с первым, вторым и третьим входами блока анализа соответственно выход которого является выходом ошибки устройства, о тл и ч а ю щ е е с я тем, что, с целью повышения достоверности контроля„ оно содержит блок памяти, регистр адреса, регистр микрокоманд, мультиплексор, элемент сравнения, первый и второй элементы ИЛИ-НЕ, первый, второй, третий и четвертый элементы И, первый и второй элементы ИЛИ, причем выходы признаков сброса регистра микрокоманд соединены с входами сброса первого и второго регистров сдвига соответственно, выходы признаков разрешения регистра микрокоманд соединены с входами

1218386

0000

0000

0001

0000

A (B

А (В

А < В

А(В

0000

0010

0100

0000

1000

0000

1000

0001

А < В

А(В

0010

1000 записи первого и второго регистров сдвига соответственно, группы выходов первого и второго регистров сдвига за исключением выходов младших раз5 рядов, соединены с первой и второй группами информационных входов элемента сравнения и с группами входов первого и второго элементов ИЛИ-НЕ соответственно, выход признака срав- 1О нения регистра микрокоманд соединен с первым входом первого элемента

И, выход которого соединен с входом синхронизации первого регистра сдвига, выход признака несравнения регистра микрокоманд соединен с первым входом второго элемента И, выход которого соединен с входом синхронизации второго регистра сдвига, информационные входы первого и второго регистров сдвига соединены с выходами первого и второго элементов ИЛИ-НЕ соответственно первый выход генератора тактовых импульсов соединен с входом синхронизации регистра микрокоманд,второй выход генератора тактовых импульсов соединен с вторыми входами первого и второго элементов И, выходы поля адреса блока памяти и выход

30 первого элемента ИЛИ соединены с информационными входами регистра адреса. вход синхронизации которого соединен с выходом третьего элемента И, выходы адреса соединены с адресными входами блока памяти, выходы поля управления которого соединены с информационными входами регистра микрокоРе- Число А Число В Выход жим к(< 1 ст» мл ст мл манд, группа выходов признака кода логических условий которого соединена с группой управляющих входов мультиплексора, выход которого соеди1 нен с первым входом третьего элемента И, выход признака следующего адреса микрокоманды блока памяти. соединен с первым входом первого элемента ЫЛИ, второй вход которого соединен с выходом четвертого элемента И, первый вход которого соединен с выходом признака модификации адреса блока памяти, выход старшего разряда второго регистра сдвига соединен с вторым входом четвертого элемента И H первым информационным входом мультиплексора, выход старшего разряда первого ре" гистра сдвига соединен с вторым информационным входом мультиплексора, вход управления которого соединен с выходом триггера, третий информационный вход мультиплексора соединен с выходом "Равно" элемента сравнения и с четвертым входом блока анализа, выход блока анализа соединен с первым входом второго элемента ИЛИ, выход которого соединен с нулевым входом триггера, второй вход второго элемента ИЛИ соединен с выходом признака конца контроля регистра микрокоманд, выход признака айализа которого соединен с пятым входом блока анализа, шестой вход которого соединен с третьим выходом генератора тактовых импульсов и с вторым входом третьего элемента И.

Т а б л и ц а 1

121838б!

0100

1000

А<В

1000

1000

А = В

0000

0100

0100

0001

0100

0010

0100

II 0100

0010

0000

0001

0010

0010

0010

0000

0001

0001

0001

А =В

0000

0001

0000

001.0

III 0100

0000

0000

1000

1 1

1 1

1 1

1000

0001

0100

А >В А > В

А > В

1000

1000

А=В

0100

0000

1 1 1

А>В

А>В

0100

0001

1 1

А=В

IV 0100

0100

1 1

0001

00!О

1 1 1

А >Б

А > В

00! 0

00! 0

0000

000!

А > В

1 !

000!

000!

А = В

А = В

0000

0000

Ре- Число А жим ст. мл

Число В Выход к(< 1 ст. мл

А(В 1

А <В

A(B

А(В 1

A(B

A(B

A(Â 1

А > В

А > В

А >В

А)В

Продолжение табл. !

Выходы R G 4

1218386

Таблица 2

Адрес ячейки

ПЗУ2 .

Адрес след.

МК 23 25

ЛУ ia

35 24

1100

0000

00 О

0110

0001

0101

0010

0011

0100

0110

0100

0101

1000

0011

0110

00 0

0111

0010

1000

1010

00 О

1 00 О

1 1 1

1001

0000

1 1

1010

1011

10 О

00 1

О1 О

1011

1000

1100

0001

Содержимое ячейки ПЭУ2

Микрооперации

27 28 29 30 31 32 33 34

10 .О

11 О

10 О

ОО 1

10 О

ОО О

1218386

1218386

Составитель А.Сиротская

Редактор М.Бандура Техред Т.Дубинчак Корректор M.IIoao

Заказ 1132/56 Тираж 673 Подписное

БНИИПИ Государственного комитета СССР по делам изобретений и открытий

1 13035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППЛ "Патент", r. Ужгород, ул. Проектная, 4

Устройство для контроля схем сравнения Устройство для контроля схем сравнения Устройство для контроля схем сравнения Устройство для контроля схем сравнения Устройство для контроля схем сравнения Устройство для контроля схем сравнения Устройство для контроля схем сравнения Устройство для контроля схем сравнения Устройство для контроля схем сравнения 

 

Похожие патенты:

Изобретение относится к области автоматики и вычислительной техники, в частности к устройствам для контроля электрического монтажа

Изобретение относится к вычислительной технике и автоматике и может быть использовано при построении средств контроля и диагностирования дискретных блоков радиоэлектронной аппаратуры

Изобретение относится к области автоматики и вычислительной техники, в частности к устройствам для контроля электрического монтажа

Изобретение относится к вычислительной технике

Изобретение относится к области испытания и контроля цифровых полупроводниковых интегральных микросхем (ИС) и может быть использовано в сборочном производстве электронных средств при входном контроле показателей радиационной стойкости ИС, содержащих запоминающие устройства (ЗУ)

Изобретение относится к ремонтному обслуживанию персональных компьютеров, а именно к диагностике работоспособности аппаратных средств и программного обеспечения

Изобретение относится к контрольно-измерительной технике и может быть использовано для обнаружения и указания места потенциально неисправного устройства, входящего в состав цифрового блока

Изобретение относится к области диагностики технических систем и может быть использовано при диагностике состояния технических систем различной степени сложности

Изобретение относится к средствам тестирования взаимосвязанных больших интегральных микросхем (БИС) на уровне плат в реальных условиях эксплуатации
Наверх