Аналого-цифровой преобразователь

 

Изобретение относится к вычислительной и цифровой измерительной технике и может быть использовано для преобразования аналоговых величин в цифровые. Оно позволяет повысить достоверность преобразования за счет применения в аналого-цифровом преобразователе (АЦП) поразрядного кодирования избыточных измерительных кодов (ник). Построение цифроанапогового преобразователя на основе ИИК, а также введение первого и второго блоков элементов ИЛИ, второго блока элементов И, второго блока развертки кодов, второго регистра , блока постоянной памяти и генератора тактовых импульсов позволяют проводить ускоренный метрологический самоконтроль АЦП, не ухудшая быстродействия АЦП в режиме преоб.- разования входного сигнала, что обеспечивает повышение достоверности преобразования. 2 з.п. ф-лы, 4 ил. (Л

СОЮЗ СОВЕТСНИХ

РЕСПУБЛИН (19) 01) 8 А

Ш4 ИОЗИ126

ОПИСАНИЕ ИЗОБРЕТЕНИЯ / н авТОРСКОМУ СВИДЕТЕП СТВУ в; Е

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЬППФ (21) 3774406/24-24 (22) 01.08.84 (46) 07.04.86. Вюл. Ф 13 (72) А.П.Стахов, А.Д.Азаров, В.Я.Стейскал, В.В.Лысюк и Р.Г.Апексанян (53) 681.325(088.8) (56) Авторское свидетельство СССР

hÔ 788372, кл. Н 03 К 13/02, 1980.

Авторское свидетельство СССР

У 790285, кл, H 03 К 13/02, 1980. (54) AHAJIOI 0-ЦИФРОВОЙ ПРЕОБРАЗОВАТЕЛЬ (57) Изобретение относится к вычислительной и цифровой измерительной технике и может быть использовано для преобразования аналоговых величин в цифровые. Оно позволяет повысить достоверность преобразования

sa счет применения в аналого-цифровом преобразователе (АЦП) поразрядного кодирования избыточных измерительных кодов (HPK). Построение цифроаналогового преобразователя на ос.— нове ИИК, а также введение первого и второго блоков элементов ИЛИ, второго блока элементов И, второго блока развертки кодов, второго регистра, блока постоянной памяти и генератора тактовых импульсов позволяют проводить ускоренный метрологический самоконтроль АЦП, не ухудшая . быстродействия АЦП в режиме преоб.— разования входного сигнала, что обеспечивает повышение достоверности преобразования. 2 з.п. ф-лы, 4 ил. С:

1

Изобретение относится к вычислительной и цифровой измерительной технике и может быть использовано для преобразования аналоговых вели- чин в цифровые.

Цель изобретения — повышение достоверности аналого †цифрово преобразователя.

На фиг. 1 приведена функциональная схема аналого-цифрового преобразователя (АЦП); на фиг. 2 — функциональная схема блока управления; на фиг. 3 и 4 — граф-схема алгоритма работы устройства.

Аналого-цифровой преобразователь содержит входную шину 1, блок 2 сравнения, цифроаналоговый преобразователь 3 (ЦАП), второй регистр 4 (2РГ), первый блок 5 развертки кода (1БРК), первый блок 6 элементов

ИЛИ, второй блок 7 элементов ИЛИ, второй блок 8 элементов И (1БЛЭ И), второй блок 9 развертки кодов (2БРК), блок 10 управления, генератор. 11 тактактовых импульсов, выходные информационные шины 12, выходные конг-. рольные шины 13. Блок 10 управления содержит выходы 14-22 с первого по девятый и входы 23-25 с первого по третий,АЦП содержит также первый блок элементов И 26 и первый регистр 27 (1РГ).

Блок 10 управления (фиг. 2) выполнен на первом и втором регистрах

28 и 29, инверторе 30, постоянном запоминающем устройстве 31 (ПЗУ).

Цифроаналоговый преобразователь (IIAII) 3 должен быть построен на основе избыточного измерительного кода (ИИК), например кода Фибоначчи или "золотой" пропорции. Аналогоцифровые преобразователи, построенные на основе избыточных измерительных кодов, обладают многозначностью выходной характеристики, что позволяет проводить контроль их метрологических характеристик. В основе контроля лежит представление одной аналоговой величины различными кодовыми комбинациями и сравнение последних между собой. При этом, если веса разрядов АДП не имеют отклонений от требуемых значений, то этим кодовым комбинациям будет соответствовать один аналоговый эквивалент. Если веса разрядов АЦП имеют отклонения от требуемых значений, то различным кодовым комбинациям

223368 2 будут соответствовать различные аналоговые эквиваленты.

Данное обстоятельство лежит в основе контроля предлагаемого аналогп-цифрового преобразователя. При-,. чем различные кодовые комбинации, необходимые для проведения контроля, получаются при уравновешивании входного сигнала с различными длительно10 стями такта кодирования.

Известно, что для АЦП, построенного на основе неизбыточного двоичного кода, существует минимально возможная длительность такта пораз15,рядного кодирования t, при котя Фiný торой аналого-цифровое преобразование будет проводиться правильно. Величина 1 .„ при условии, что вы2 ходной сигнал ЦАП устанавливается

20 по экспоненциальному закону, определяется соотношением . =6,69 (n +1), где — постоянная времени ПАП;

25 n — количество тактов поразz рядного кодирования.

Если длительность такта поразрядного кодирования будет меньше значения tT, то возможно, что min уравновешивание произойдет неверно вследствие появления ошибок уравновешивания типа "неправильное включение разряда".

Для аналого-цифровых преобразователей,содержащих в цепи обратной связи ЦАП построенный на основе избыточных измерительных кодов, вследствие наличия избыточности у последнего, появление ошибок кодирования типа "неправильное включение разряда" не вызовет недоуравновешивания входного сигнала А „ком— пенсирующим сигналом ЦАП А„.

Для того, чтобы при аналого-циф45 ровом преобразовании исключить ошибку кодирования типа "неправильное включение разряда" в процессе уравновешивания А „ сигналом А„ вводят асимметрию, заключающуюся в том, что на каждом f-м такте поразрядного кодирования одновременно с К-м разрядом с весом Q,p включают группу некоторых младших разрядов, имеющих суммарный sec hQ, 6. Значеу ние hC<, „ f определяется по формуле -1 .,Ж Ое

1=0

1223368

Сравнение компенсирующего сигнала А - и входного аналогового

55 сигнала Asx производится при помо,! щи блока 2 сравнения, причем выход ной сигнал Y этого блока подчиняется следующему соотношению

На основании значений 6QА „ синтезируется код К младших разАап рядов, который при изготовлении устройства заносится в блок постоян, ной памяти.

Если отношение о между весами разрядов используемого кода является числом постоянным, то для формирования в процессе уравновешивания на каждом последующем j-м такте кодовой комбинации К)АОп осуществляется сдвиг исходной кодовой комбинации К на один разряд впраАоп во.

Совместное включение 1-го и группы некоторых младших разрядов приводит к тому, что действующий вес

1-го разряда увеличивается. При этом, если разность А=А „-А„в конце предыдущего такта уравновешивания была близка к значению 1-ro разряда, то в текущем такте блок сравнения сформирует логический сигнал, вызывающий выключение 1-ro разряда и дальнейшее уравновешивание ведется разрядами с номерами меньшими 1.

Таким образом, исключаются ошибки кодирования типа "неправильное, включение разряда".

При преобразовании входной аналоговой величины в код аналого-цифровым преобразователем, содержащим

UPJI, построенный на основе неизбыточного двоичного кода, такая асимметрия процесса уравновешивания принципиально невозможна. В этом случае ошибка кодирования "неправильное выключение разряда приведет к.тому, что входную аналоговую величину А нельзя будет уравновесить

Ьх сигналом А„ с точностью до младшего разряда ЦАП. Поэтому результат преобразования А „ в цифровой эквивалент К ц будет неверным. Если вы

ЦАП аналого-цифрового преобразователя реализовать на основе избыточного измерительного кода, то появляется возможность осуществить правильное аналого-цифровое преобразование и при ошибках кодирования типа непраlt випьное выключение разряда . Введение же асимметрии в процесс уравновешивания позволяет исключить ошибки кодирования типа "неправильное

1I включение разряда

Данные обстоятельства позволяют

Мь значительно уменьшить время каждого g-го такта поразрядного кодирования. При этом на каждом такте уравновешивания нет необходимости осуществлять точное, например до полови5 ны младшего разряда, сравнение А „ и компенсирующего А аналоговых сигналов. Достаточно на один такт поразрядного уравновешивания отводить время, необходимое для установления

1О переходных процессов в ЦАП и блоке сравнения с погрешностью fQ . Значение

E Q зависит от избыточности кода, на основании которого построен ЦАП, и определяется по формуле

15 -(g 9=2м — !, где — отношение между соседними членами кода, на основании которого построен ЦАП. (20 Для чисел Фибоначчи при р=1(Ж =

=0,61803... ) .погрешность о Я., выраженная в процентах, будет равна ЯЦ,=

=23,63

Таким образом, построение ЦАП, 25 на основе ИИК и незначительное изменение алгоритма поразрядного кодирования позволяют производить правильное аналого-цифровое преобразование при значительном уменьшении

30 длительности такта кодирования по отношению к номинальному значению.

Данное обстоятельство используется для контроля аналого-цифрового преобразователя.

Работа устройства происходит в режиме непосредственного преобразования входного сигнала в код в двух циклах. Причем длительность одного такта поразрядного кодирования в пер»

40 вом 5НК>е равна (l Г ;„ тельность одного такта поразрядного кодирования во втором цикле равна tò,(t tò, ) °

В первом цикле преобразование входной аналоговой величины в код происходит классическим методом поразрядного уравновешивания с помощью блоков 2, 3, 4, 16, 6, 10 и

11, причем второй регистр 4 находится в нулевом состоянии в течение всего цикла кодирования.

S 122

3368 ь

Процес с кодиров ания э ак анчив ается на и-м такте поразрядного кодирования. При этом входной аналоговый сигнал А „ уравновешен компенсирующим сигналом А„„ ЦАП 3 с точностью до половины младшего разряда ЦАП 3 и на выходных информационных шинах 12 устройства появится код К<, являющийся цифровым эквивалентом входного аналогового сигнала А8„.

На (n+1)-м такте происходит запись кода К, из первого регистра

26 во второй блок 9 развертки кода и по сигналу блока 10 управления управляемый генератор 11 переменной частоты изменяет частоту задающих

% импульсов с f на

Во втором цикле на первом такте преобразования.входной аналоговой величины А „ в код К по сигналу блока 10 управления устанавливается в единичное состояние (n-1)-й разряд первого регистра 27 и во второй регистр 4 записывается кодовая комбинация K> ... которая поступает на первый блок 6 логических элементов ИЛИ. Затем кодовые комбинации через первый блок 6 логических элементов HJlH поступают на вход ЦАП 3, на выходе которого появится компенсирующий аналоговый сигнал A„„ =Q „, +

+Р дon,1, где Q „, — вес старшего разряда ЦАП.

Сравнение компенсирующего сигнала

А „ и входного аналогового сигнала

А „ производится при помощи блока 2 сравнения.

На втором такте аналого-цифрового преобразования по сигналу блока

10 управления содержимое второго регистра 4 сдвигается на один разряд вправо, в результате чего на выходе второго регистра 4 появится кодовая комбинация К „, . Одновременно устанавливается в единичное состояние (п-2)-й разряд первого регистра

27. При этом на выходе ЦАП 3 появится компенсирующий сигнал А„

Работа устройства на любом j-м такте происходит аналогично. В первом регистре 27 устанавливается в единичное состояние (и- )-й разряд, содержимое второго регистра 4 сдвигается на один разряд вправо, в результате чего на выходе второго ре5

10 !.5

25 зо

40 гистра 4 появится кодовая комбинация К,„ . На выходе ЦАП 3 появится компенсирующий аналоговый сигнал

А,, который сравнивается с сигналом А ц„ при помощи блока 2 сравнения. Do сигналу Y (п-j)-й разряд

1 либо остается в единичном состоянии (Y =1), либо устанавливается .в нулевое состояние (Y =О).

Процесс кодирования заканчивается на и-м такте поразрядного кодирования. При этом входной аналоговый сигнал А „ уравновешен компенсирующим сигналом А„„ . ЦАП 3 с точностью до половины младшего разряда и на выходных информационных шинах

12 устройства появится код К, яв2 ляющийся цифровым эквивалентом входного аналогового сигнала A „. На (п+1)-м такте происходит запись кода К из первого регистра 16 в первый блок 5 развертки кода.

Над содержимыми блоков 5 и 9 развертки кодов выполняется операция вычитания. В формировании разности кодовых комбинаций участвуют первый блок 5 развертки кода, второй блок

9 развертки кода, второй блок 8 элементов И и блок 1О управления. Выполнение операции вычитания производится путем развертки кодовых комбинаций в первом блоке 5 развертки кода и во втором блоке 9 развертки кода и установки в нулевое состояние совпадающих значащих разрядов кода, причем установка в нулевое состояние совпадающих разрядов производится после полной развертки кода.

Указанный процесс происходит до появления нулевой кодовой комбинации хотя бы в одном из блоков . развертки кода. Признаком появлениянулевой кодо вой комбинацииявляется отсутствие .сигналов совпадения значащих разрядов кода, поступающих с выхода второгб блока 8 логических элементов И.

После выполнения операции вычитания содержимое одного из блоков 5 или 9 через второй блок 7 элементов

ИЛИ и первый блок 26 логических элементов И, при наличии разрешающего сигнала от блока 10 управления, поступает на контрольные выходные шины 13 устройства. Наличие ненулевового кода на контрольном выходе 13 свидетельствует о наличии и величине отклонений весов разрядов ЦАП от требуемых значений.

Блок 10 управления может быть синтезирован различными методами.

Например, он может быть выполнен на основе автомата с памятью или по принципу программного управления.

Один из возможных вариантов реализации блока управления приведен на фиг. 2. Для формирования управляющих сигналов применена последовательная схема с использованием

ПЗУ.

Необходимые для управления функционирования АЦП управляющие и условные сигналы приведены в таблице.

Алгоритм функционирования устройства в соответствии с вышеприведенным описанием работы для n=8 показан на фиг. 3 и 4.

Алгоритм состоит из вершин:

1. в.1 † — обнуление 2РГ и уравновешивание входной аналоговой величины при t >

) ° тт min

2. в.18 — изменение частоты Г с на f„ s 2РГ переписывается из БПП дополнительная кодовая комбинация и в 2БРК переписывается содержимое 1РГ;

3. в.19-35- происходит уравновешивание входной аналоговой величины при t it> т, г„,„°

4. в,3б — в 1БРК переписывается содержимое 1РГ;

5. в.37-39- выполняется операция вычитания путем установки в нулевое состояние совпадающих значащих разрядов кода;

6. в.40 — сигнал разрешения для поступления информации на контрольный выход.

Формула изобретения

1. Аналого-цифровой преобразователь, содержащий блок сравнения, первый вход которого является входной шиной, второй вход подключен к выходу цифроаналогового преобразователя, блок управления, первый выход которого подключен к управляющему входу первого регистра, выходы которого подключены к соответствующим первым информационным входам первого блока развертки кодов, первый и вто.рой управляющие входы которого под1223368 8 ключены соответственно к второму:. третьему выходам блока управления, четвертый выход которого подключен к первому входу первого блока элементов

И, выходы которого. являются выходными контрольными шинами, о т л и— ч а ю шийся тем, что, с целью повышения достоверности преобразования, в него введены первый и второй блоки элементов ИЛИ, второй блок элементов И, второй блок развертки кодов, второй регистр, блок постоянной памяти, генератор тактовых импульсов, вход которого подключен к пятому выходу блока управления, а выход — к первому входу блока управления, шестой, седьмой и восьмой выходы которого подключены соответственно к первому, второму и третьему управляющим входам второго регистра, информационные входы которого подключены к соответствующим выходам блока постоянной памяти, а выходы — к соответствующим первым входам первого блока элементов ИЛИ, выходы которого подключены к соответствующим входам цифроаналогового преобразователя, вторые входы объединены с соответствующими первыми информационными входами второго блока развертки кодов и подключены к соответствующим выходам первого регистра, которые являются выходными информационными шинами; первый управляющий вход второго блока развертки кодов подключен к девятому выходу блока управления, второй управляющий вход объединен с вторым управляющим входом первого блока развертки кодов, а вторые информационные входы объединены с соответст40 . вующими вторыми информационными входами первого блока развертки кодов, вторыми входами блока управления и подключены к соответствующим выходам второго блока элементов И, первые

45 входы которого объединены с соответствующими первыми входами второго блока элементов ИЛИ и подключены к соответствующим выходам первого блока развертки кодов, а вторые входы объединены с соответствующими вторыми входами второго блока элементов

ИЛИ и подключены к соответствующим выходам второго блока развертки кодов, выходы второго блока элементов

55 ИЛИ подключены к соответствующим вторым входам первого блока элементов

И, при этом информационный вход первого регистра подключен к выходу бло1223

Номер связи Обозна- Наименование сигчение налов

Примечание

При X VX U...VX =

=0 один из БРК об((нулен

Второй вход БУ Х

Сигнал совпадения

При У(=1 изменяется частота

Пятый выход БУ У(Сигнал управления Г

Синхроимпульс 1РГ

Первый выход БУ У

Второй выход БУ Y

Синхроимпульс записи 1БРК

Сигнал развертки

1БРК и 2БРК

Третий выход БУ У

Обнуление 2РГ

Шестой выход БУ У>

Синхроимпульс записи 2РГ

СедьмОн ВыхОД У6

БУ

Сдвиг содержимого

2РГ

Восьмой выход 7

БУ

Синхроимпульс записи 2БРК !

Девятый выход У

БУ

Синхронизация контроля

Четвертый выход У„

БУ т

Х,X,...,Х вЂ” выходные сигналы 1БЛЭ И по числу разрядов (l кода. ка сравнения, а третий вход блока управления является шиной "Запуск".

2. Преобразователь по п. 1, о тл и ч а ю шийся тем, что блок управления выполнен на первом и втором регистрах,- инверторе, постоянном запоминающем устройстве, и входов которого, где п — число разрядов аналогу-цифрового преобразователя, являются вторыми входами бло- 10 ка управления, входы с и+1 по п+6 подключены к соответствующим выходам второго регистра, выходы с первого по девятый подключены к соответствующим информационным входам 15 первого регистра, выходы с десятого

368 1О по пятнадцатый подключены к соответствующим информационным входам второго регистра, первый управляющий вход которого является третьим входом блока управления, второй управляющий вход подключен к выходу инвертора, вход которого объединен с управляющим входом второго регистра и является первым входом блока управления, первый, второй, третий, четвертый, пятый, шестой, седьмой, восьмой и девятый выходы блока управления являются соответственно пятым, первым, вторым, третьим, шестым, седьмым, восьмым, девятым и четвертым выходами блока управления.

1223368

Ю

14

В

/Ф

И

2/

2f

/ t

1223368

Тираж 816 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Заказ 1724/59

Филиал ППП Патент", г. Ужгород, ул. Проектная, 4

Составитель В.Першинов

Редактор В.Иванова Техред О.Гортвай Корректор Г.Решетник