Устройство для поверки фазометров

 

Изобретение касается радиоизмерений и может быть использовано для поверки фазометров низкочастотного и инфранизкочастотного диапазонов . Цель изобретения - упрощение устройства и обеспечение программного управления. Устройство содержит задающий генератор 1, счетчик 2, коммутатор 3, последовательно соединенные в обоих каналах оперативные запоминающие элементы 4 и 5, регистры 6 и 7.Цифроаналохювые преобразователи 8 и 9, аттенюаторы 10 и 11, регистры кода ослабления сигнала 12 и 13, регистратор 14 кода частоты, вычислительный блок 15, блок управления 16, шины 17, 18 и 19. 3 ил. ю to О5 00 СО оо Фиг,1

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (5114 G 01 R 25/04

У

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCHOMV СВИДЕТЕЛЬСТВУ

leaL

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3800620/24-21 (22) 15. 10. 84 (46) 23.04. 86. Бюл. У 15 (71) Красноярский политехнический институт (72) А.С. Глинченко и M.Ê. Чмых (53) 621.317.2 (088,8) (56) Авторское свидетельство СССР

У 853565, кл, G 01 К 25/04, 1981.

Авторское свидетельство СССР

У 1057877, кл. G 01 R 25/04, 1983. (54) УСТРОЙСТВО ДЛЯ ПОВЕРКИ ФАЗОМЕТРОВ (57) Изобретение касается радиоизмерений и может быть использовано

„„SU„,, 1226338 А для поверки фазометров низкочастотного и инфранизкочастотного дианазонов. Цель изобретения — упрощение устройства и обеспечение программного управления. Устройство содержит задающий генератор 1, счетчик

2, коммутатор 3, последовательно соединенные в обоих каналах оперативные запоминающие элементы 4 и 5, регистры 6 и 7.Цифроаналоговые преобразователи 8 и 9, аттенюаторы

10 и 11, регистры кода ослабления сигнала 12 и 13, регистратор 14 кода частоты, вычислительный блок 15, блок управления 16, шины 17, 18 и

19. 3 ил.

1226338

Изобретение относится к электрорадиоизмерениям и может быть использовано для поверки фазометрон низкочастотного и инфранизкочастотного диапазонов, (,елью изобретения янляется упрощение устройства и обеспечение возможности программного управления, На фиг.1 приведена структурная схема устройстна; на фиг. 2 и 3 структурные схемы возможных вариантон реализации вычислительного блока и блока управления.

Устройство (фиг.1) содержит последовательно соединенные частотозадаюший генератор 1, счетчик 2 и коммутатор 3, последовательно соединенные н обоих каналах оперативные запоминающие элементы 4(5), регистры б(7), цифроаналоговые преобразователи 8(9) и аттенюаторы 10(11), с подключенными к ним регистрами

12(13) кода ослабления сигнала, регистр 14 кода частоты, соединенный с частотозадающим генератором 1, выход которого соединен с управляющими нхоцами регистров б и 7 обоих каналов, вычислительный блок 15 и блок 16 управления, которые соединены друг с другом двунаправленной шиной (7 управляющих сигналов, шиной 18 адреса и двунаправленной шиной 19 данных., к которой также подключены информационные нходы оперативных запоминающих элементов 4 и 5,, регистров 12 и 13 кода ослабления сигнала и рeãèñòpà 14 кода частоты,. которые входами записи соединены с соответствующими выходами блока (6 управления, соединенного также с нходом управления коммутатора 3, второй информационный вход которого соединен " шиной 18 адреса,а выход — с объединенными адресными нходямя оперативных запоминающих эле" и,. я Ров -р и у

Вычислительный блок I 5 (фиг,2)

I, со,цержит микропроцессорный модуль

<0 носYQHhBbIB зяпоминяющии элемент

21, дешифратор 22 и оператинныйл запоминающий элемент 23, адресные выходь1 микропроцессорного модуля 20 подключены к адресным входам постоянного 21 и оперативного 23 запоминающих элементов, входам дешифратора 22 и шине 18 адреса устройства, информационные входы-выходы микропроцессорного модуля 20 соединены с информационными входами-выходами оперативного запоминающего элемента

23 и выходами постоянного запоминающего элемента 21, которые соединены управляющими входами с выходами дешифратора 22 и выходами "Запись", Чтение" микропроцессорного модуля

20, входы-выходы управляющих сигналов которого соединены с шиной 17 управляющих сигналов устройства.

Блок 16 управления (фиг.3) содержит дешифратор 24, к выходам которого подключен блок элементов И 25 (элементы 25-1-25-8), элемент ИЛИ 261

15 RS-триггер 27, элемент 28 сброса,соединенный выходом с первым входом элемента ИЛИ 26, второй вход которого соединен с выходом элемента

25-8, а выход с К-входом RS-триггера

20 27„ S — вход которого соединен с выходом элемента И 25-7. В блок упранления входят также элемент 29 индикации и соединенные друг с другом пульт 30 управления, регистр 31 и формирователь 32, при этом управляющий вход элемента 29 индикации гоединен с выходом элемента 25-1, а его информационные входы и выходы разрядон регистра 31 соединены с шиной 19 данных устройства, входы дешифратора 24 соединены с шиной 18 адреса устройства„ выходы формирователя 32, элемента 28 сброса, вход записи регистра 31 и вторые входы элементов И 25 соединены с шиной 17 управляющих. сигналов устройства.

Устройство работает следующим образом.

В блох 16 управления вводят па раметры, определяющие количество спектральных составляющих, значения их амплитуд, частот и фаз в формируемых выходных сигналах. Эта информация по шине 19 данных вводится в вычислительный блок 15, который определяет необходимые значвния частоты частотозадакицего генератора 1 и коэффициентов ослабления аттенюа-..îðîâ I0 и 1 1 и записывает соответствующие им управляющие коды в регистр 14 кода частоты и регистры

12 и 13 кода ослабления частоты.

Далее по команде с вычислительного блока 15 блок 16 управления формирует сигнал управления коммутатором 3, который подключает адресные входы оперативных запоминающих элементон 4 и 5 к шине 18 адреса вы1226338 4 числительного блока 15. В вычислительном блоке 15 формируются отсчеты выходных сигналов, которые по шине

19 данных поочередно записываются в оперативные запоминающие элементы

4 и 5. Число отсчетов сигнала за период (N) и их разрядность определяют объем памяти, выбираемый исходя из требуемой точности задания фазового сдвига. Минимальный дискрет изменения фазы не:зависит от числа адресуемых ячеек памяти и определяется разрядностью оперативных запоминающих элементов 4 и 5, регистров б и 7 и цифроаналоговых преобразователей 8 и 9.

По окончании записи блок 16 управления переводит оперативные saпоминающие элементы 4 и 5 в режим чтения и подключает через коммутатор

3 их адресные входы к выходам разрядов счетчика 2. Текущий код счетчика

2 объемом N определяет адрес последовательно считываемых ячеек оперативных запоминающих элементов 4 и 5, содержимое которых по сигналу частотозадающего генератора 1 записывается в регистр 6 (7) соответствующего канала и далее с помощью ЦАП 8 и 9 преобразуется в аналоговые сигналы, подаваемые через аттенюаторы

10 и 11 на выходы устройства. Амплитудный ч фазовый спектр этих сигналов соответствует исходным параметрам, введенным в вычислительный блок 15.

При изменении одного из параметров сигнала в блоке 16 управления формируется управляющий сигнал, пос— тупающий на вычислительный блок 15 по шине 17 управляющих сигналов, по которому выполняются все описанные подготовительные операции и осуществляется перезапись одного или обоих оперативных запоминающих элементов 4 и 5.

Структура вычислительного блока

15 и блока 16 управления зависит от используемой элементой базы.

Наиболее перспективны реализация вычислительного блока 15 на основе микропроцессора. Типовая структурная схема микропроцессорного вычислительного блока минимальной конфигурации показана на фиг.2.

В постоянном запоминающем элементе 21 хранятся программы и константы, в оперативном запоминающем эле l0

S5 менте 23 текущая информация, выбор соответствующего элемента осуществляется по сигналам дешифратора 22.

Микропроцессорный модуль 20 выполняет обработку и обмен информацией и связан с устройством системой адресных (шина 18 адреса), информационных (шина 19 данных) и управляющих шин (шина 17 управляющих сигналов). Шина 17 управляющих сигналов может включать в себя сигналы записи, ввода, вывода (выходные) и запроса прерывания и сброса (входные).

Блок 16 управления (фиг.3) выполняет функции формирования управляющих сигналов, необходимых для организации обмена информацией между вычислительным блоком 15 и внешними по отношению к нему устройствами, а также ввода информации с пульта управления и визуального контроля (индикации ) вводимых данных и данных с вычислительного блока 15.

Сигналы обращения (записи) к оперативным запоминающим элементам 4 и

5, регистрам 12 и 13 кода ослабления сигнала и регистру 14 кода частоты формируются путем дешифрирования кода адреса соответствующего элемента (дешифратор 24) и конъюкции его выходных сигналов с сигналами записи, вывода с вычислительного блока 15 (блок элементов И 25).

Аналогично формируются два сигнала на выходах электров 25-7 и 25-8, управляющие RS-триггером 27, выходной сигнал которого определяет направление передачи информации через коммутатор 3. С помощью элемента 28 сброса производится начальная установка вычислительного блока 15 и

RS-триггера 27.

В регистре 31 хранится информация о параметрах сигнала и режиме работы устройства, вводимая с пульта

30 управления. По сигналу "Ввод эта информация вводится в вычислительный блок 15. Ввод информации производится либо при начальной установке устройства (по сигналу "Сброс" ), либо при изменении состояния клавиатуры пульта 30 управления, вызывающему формирование сигнала запроса прерывания (формирователь 32), поступающего на вычислительный блок 15.

Параметры формируемого сигнала и данные о режиме работы устройства могут выводиться с вычислительного

1226338 изобретения

ФО рм ул а

17 блока 15 по шине 19 данных на элемент 29 индикации (дисплей). Сигнал обращения к нему формируется элементом И 25-1.

Изменение параметров сигналов может осуществляться также по программе., заранее записанной в вычислительный блок 15 или вводимой в него с пульта 30 управления.

Интегральные схемы ОЗУ имеют abIсокую степень интеграции, а вычислительный блок достаточно просто реализуется на основе микропроцессорных

БИС, В результате исключения большого числа ПЗУ, ЦАП, а так>хе накапливающих сумматоров, имеющих небольшую степень интеграции, существенно уменьшается объем аппаратуры, Наличие программно-управляемого вычислительного блока делает устройство функционально гибким, позволяет в отличие, от известного изменять его параметры и алгоритм .работы без изменения структуры. Кроме того, дискрет изменения фазового сдвига не зависит от числа адресуемых ячеек памяти, что снижает требования к ее обьему.

Устройство для поверки фязометра., содержащее последовательно соединенные в первОм и втОрОм каналах pe" гистр, цифроаналоговый преобразователь и аттенюатор, а также частотозадающий генератор, соединенный с входами записи регистров, о т л ич а ю щ е е с я тем, что, с целью упрощения устройства и обеспечения возможности программного управления, в Herо введены регистр кода частоты, счетчик, коммутатор, два оперативных запоминающих элемента„ два регистра кода ослабления. сигнала, блок уп1О равления и вычислительный блок, соединенный с блоком управления двунаправленной шиной управляющих сигналов, шиной адреса и двунаправленной шиной данных, к которой также подключены информационные входы регистров кода ослабления сигнала, оперативных запоминающих элементов и регистра кода частат6>, входы записи которых„ а также управляющий вход коммутатора

"2-О подключены к соответствующим выходам блока управления, выходы оперативных запоминак>щих элементов соединены с информационными входами соответственно регистров первого и второго каналов, адресные входы оперативных запоминающих элементов объединены и соединены через коммутатор с выходами. разрядов счетчика и шиной адреса вычислительного блока, вход

ЗО счетчика соединен с выходом частотозадающего генератора, выходы регистров кода частоты .и кода ослабления сигнала соединены соответственно с. частотозадающим генератором и аттенюатором первого и второго каналов, выходы которых соединены с выходами устройства.

/ 7

1226338

Составитель А. Быков

Редактор P. Цицика Техред Л. Олейник Корректор Г. Ренетник

Тираж 728 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж- 35, Раушская наб., д. 4/5

Заказ 2126/43

Производственно-полиграфическое предприятие, r, Ужгород, ул. Проектная,4