Следящий аналого-цифровой преобразователь

 

Изобретение относится к технике непрерывно-дискретного преобразования и предназначено .для построения следящих аналого-цифровых преобразователей подекадного уравновешивания с параллельным контролем результата кодирования повьшенного быстродействия . Изобретение позволяет повысить быстродействие и осуществить контроль результатов кодирования за счет введения в следящий аналого-цифровой преобразователь, содержащий тактовый генератор 12, первую декаду преобразования, первый компаратор, П- элементов НЕ 18-1...18-(п-1) первой группы, третьего 9, четвертого 14, пятого 15 элементов И, счетчика 17, п-1 декад преобразования. С началом нового цикла преобразования и появлением единичного сигнала на выходе элемента 9 И разрешается передача тактовых сигналов через элемент 14 И на вход счетчика 17, емкость которого равна максимальному числу TajcTOB уравновешивания. С появлением нулевого сигнала конца изменения подсчет тактовых сигналов счетчиком 17 прекращается.-При переполнении счетчика 17 и наличии идентичного сигнала элемента 9 И на i (Л С wujEZ 18-/ |уг./

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ РЕСПУБЛИК

„„Я0„„1228282 (5D 4 Н 03 М 1 48

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3719939/24-24 (22) 02.03.84 (46) 30.04.86. Бюл. Ф 16 (72) M.M.Ãåëüìàí (53) 681.325(088.8) (56) Преобразование информации в ана- лого-цифровых вычислительных устройствах и системах . Под ред. Г.M.Ëåòðoва. И.: Машиностроение, 1973.

Шляндин В.M. Цифровые измерительные устройства. M.: Высшая школа, 1981, с. 263; 264, рис. 4.16. (54) СЛЕДЯЩИЙ АНАЛОГО-ЦИФРОВОЙ ПРЕОБРАЗОВАТЕЛЬ (57) Изобретение относится к технике непрерывно-дискретного преобразования и предназначено .для построения следящих аналого-цифровых преобразователей подекадного уравновешивания с параллельным контролем результата кодирования повышенного быстродействия. Изобретение позволяет повысить быстродействие и осуществить контроль результатов кодирования за счет введения в следящий аналого-цифровой преобразователь, содержащий тактовый генератор 12, первую декаду преобразования, первый компаратор, и-1 элементов НЕ 18-1...18-(n-1) первой группы, третьего 9, четвертого 14, пятого 15 элементов И, счетчика 17, и-1 декад преобразования.

С началом нового цикла преобразования и появлением единичного сигнала на выходе элемента 9 И разрешается передача тактовых сигналов через элемент 14 И на вход счетчика 17, емкость которого равна максимальному числу тактов уравновешивания.

С появлением нулевого сигнала конца изменения подсчет тактовых сигналов счетчиком 17 прекращается.,При переполнении счетчика 17 и наличии идентичного сигнала элемента 9 И на

1228282 выходе элемента 15 И будет сформирован единичный сигнал-признак ошибки преобразования, который анализируется процессором. При систематическом появлении какого-либо из сигналов признака рассогласования!!

Изобретение относится к технике непрерывно-дискретного преобразования и предназначено для построения следящих аналого-цифровых преобразователей подекадного уравновешивания с параллельн6>м контролем результата кодирования повышенного быстроцействия.

Цель изобретения — повышение бысгродействия и достоверности осуществления контроля результатов кодирования.

На фиг.l представлена блок-схема следящего аналого-цифрового ус-грой-ства; на фиг.2 — блок-схема логиче=кого блока.

Следящий аналого-цифровой преоб>азователь содержит входную шину 1, >днодекадные цифро-аналоговые ггре>брязователи 2-1...2-п и источники опорного напряжения 3-1...3-п, первые компараторы 4-1...4-п, вторые компараторы 5-1...5-п, логические блоки 6 †...á-п первые элементы

И 7 — 1...7-п, вторые элементы

И 8-1...8-п третий элемент И 9, однодекадные реверсивные счетчики

10-1...10-п, триггеры Il — 1„..11-п, тактовый генератор 12,, элементы

HE 13-1...13-(n-l) первой групп6>, четвертый элемент И 14, пятый элемент И 15, шестые элементы И 16-1...

16-п, счетчик 17, элементы

HE 18-1....18-п в горой группы, шину

19 запуска, псину 20 сигнала конца измерения, шину 21 сигнала ошибки.

Логические блоки 6-1...б-п вытолнень> на элементах HE 22, ИЛИ 23, задержки 24.

Устройство работает следующим

>бразом.

В ИСходном СOCTOIIHHH B6IXOpHbIP

:игнялы триггеров I!-I...l!-n u

>лементов И !6-1...16-п равны О.Тем ям6>м блокируется передача тактоых сигналов через элементы И 7-1.. -и и 8-1...8-п ня соответствун>шие ня первом выходе логических блоков

6-1...6-п совместно с сигналом ошибки могут быть приняты меры по устранению отказа. При случайном сбое ошибочный результат в процессор не счигывается. 1 з.п. ф-лы, 2 ил. входы однодекадных реверсивных с оветчиков 10-1...10-п. Содержимое счетчика 17 однодекадных реверсивных счетчиков 10-1...!О-п в исходном состоянии произвольно.

По внешнему сигналу запуска (шина 19) триггера ll †!...!! — n устанавливаются в единичные сосгояния, деблокируя элементы 1! 16-1...16-г,.

АЦП работает по гринципу уравновешивания измеряемой величины подекадно (декадами различных ступеней) изменяющимся напряжением, формируемым однодекадными, различного разряда ЦАП 2-1...2-г,, управляемыми соответствующими однодекадными реверсивными счетчиками 10-1...10-п.

Выходное напряжение ЦАП каждого последующего более младшего разряда суммируется с напряжениями ЦАП предыдущих старших разрядов.

В процессе уравновешивания на выходе каждого из ЦАП устанявливается напряжение, эквивалентное значениям соответствующих десятичньгх разрядов кода измеряемой величины.

К выходу каждого из ЦАП подключены два компаратора 4-i и 5-i где

-;=l...n.Ïðè этом опорное напряжение каждого компаратора 5 смещено относительно напряжения ЦАП на величину напряжения, эквивалентную единице данного разряда ЦАП. !lяпряжения смещения заданы источниками 3-1...

3 — и.

1яждый компярятор выдает еди— нич>п:ьй сигнал, если напряжение Hя его опорном входе превь>шает измеряемое или равно ему.

Каждая пара компаряторов 4- и

5-i контролиру-ет равенство или неравенство измеряемой величины установленному зня-(ению уравновешивающего напряжения на уровне значений а

45 соответствующих разрядов кодл, полученных в предыдущем цикле преобразования> а также этому же напряже1228282

55 нию ЦАП, но увеличенному на величину, равную 10

Если текущее очередное значение данного и более старших разрядов кода измеряемой величины осталось равным полученному в предыдущем отсчете (цикле преобразования), то компаратор 4 (на выходе данного

ЦАП) сохраняет неизменным нулевое значение своего выходного сигнала, а компаратор 5 — единичное значение.

Сигналы компараторов анализируются в логических блоках 6-1...6-п.

Если сигнал компаратора 4-i нулевой, а компаратора 5-i единичный, то на первом выходе логического блока 6-i сигнал равен нулю (сигнал признака нулевого рассогласования). Этим нулевым сигналом, переданным через элемент И 16-i блокируется передача тактовых сигналов генератора 12 через элементы И 7- и 8-i в счетные ,цепи реверсивного счетчика 15-i управляющего данным ЦАП.

Если очередное текущее значение измеряемой величины превышает опорное напряжение, установленное в предыдущем цикле отсчета на входе компаратора 5-i данного ЦАП 2-i, то этот компаратор 5-i изменяет выходной сигнал на нулевой, На первом выходе соответствующего логического блока 6-i при этом появляется единичный сигнал (нулевой сигнал компаратора 5-i инвертируется элементом НЕ 22), которым элементы И 7-i и 8-i подготовлены к передаче тактовых сигналов. При укаэанном превышении уравновешивающего напряжения измеряемым (недокомпенсации измеряемого напряжения) на уровне данного разряда кода сигналом соответствующего компаратора 5-i, инвертирован-ным на единичный элементом НЕ 22 данного блока анализа и переданным с второго выхода этого логического блока 6-i анализа в связанный с ним элемент И 7-i разрешается передача тактовых сигналов на вход прямого счета данного счетчика 10-i. По тактовым сигналам начинается увеличение напряжения ЦАП 2-i данного разряда.

С появлением единичного сигнала компаратора 5-i, включенного в цепи ЦАП данного. разряда, сигнал признака рассогласования на первом выходе логического блока 6-х становится нулевым, блокируется передача тактовых сиг5

50 налов на вход прямого счета счетчика данного ЦАП и рост уравновешивающего напряжения ступенями данного разряда прекращается.

Если текущее значение измеряемого напряжения оказалось меньше напряжения ЦАП 2-i данного разряда, установленного в предыдущем цикле, то выходные сигналы компараторов 4-i u

5-i Ha выходе данного ЦАП 2-i станут единичными. При этом соответствующий логический блок 6- на своем первом выходе также формирует единичный сигнал признака рассогласования. Но из-за перекомпенсации единичным сигналом соответствующего компаратора

4 — i, переданным через третий выход данного логического блока 6-i в подсоединенный к этому выходу элемент

И 8-i, разрешается передача тактовых сигналов на вход обратного счета счетчика 10-i, управляющего данным

ЦАП. Напряжение на выходе этого

ЦАП 2-i no мере поступления тактовых сигналов начинает уменьшаться. Когда это напряжение станет меньше измеряемого, соответствующий компаратор

4-i изменяет единичный сигнал на нулевои, блокируется поступление тактовых сигналов на вход обратного счета данного однодекадного реверсивного счетчика 10-,и уравновешивание на уровне данного разряда кода завершается.

С завершением уравновешивания в предалах данной декады и изменением сигнала признака рассогласования с единичного на нулевой на выходе элемента И 16-i переключается по третьему входу соответствующий триггер

Il-i, который блокирует связанный с ним элемент И 16-i. Это исключает возможность колебательного процесса в случае шума и позволяет зафиксировать установившееся значение кода для его последующего считывания из однодекадных реверсивных счетчиков в процессор. Элемент НЕ 18-i предназначен для получения требуемого логического значения 0-1.ñèãнала переключения триггера по третьему входу.

При рассогласовании в пределах декады предыдущего старшего разряда единичный сигнал признака этого рассогласования на первом выходе логического блока 6-i анализа в данной декаде инвертируется соответ12282

5 ствующим элементом HE 13-(i-1). Нулевой сигнал элемента НЕ 13-(1-l) при этом блокирует возможность уравновешивания в пределах декады соседнего младшего разряда до завершения уравновешинания в пределах,цекады предыдущего разряда. Кроме того, сигналы элементов НЕ 13-(i-1) подготавливают соответствующие элеиенты 16-i к работе (блокируют или I0 деблокируют их) до появления сигнала запуска.

В процессе уравновешивания возможно изменение знака рассогласования в отдельных разрядах по мере измене- IS

FIIIII напряжения ЦАП предыдущих старших разрядов. При этом изменяются логические значения выходных сигнаJIoB соответствующих компараторов

4 i и 5-i с сохранением единичного 20 сигнала признака рассогласования на нервом выходе соответствующего логического блока. При указанном изменении сигналов компараторов возможен кратковременный паразитный импульсный выброс на выходе элемента ИЛИ 23 блока анализа. Для его устранения и исключения тем самым его передачи н другие элементы устройства в логическом блоках 6-i uc- 30 пользован элемент задержки 24. Длительность задержки элемента 24 превышает несколько продолжительность паразитного импульса с тем, чтобы его появление не привело к изменению з5 установленного единичного сигнала на первом выходе данного логического блока.

Сигнал признака рассогласования иладшего разряда кода после запус- 40 ка ЛПП через элемент И 15 передается на шину 20. Изменение единичного значения этого сигнала на нулевое является признаком конца цикла пресбразования. По этому сигналу код 45 измеряемой величины с выходов всех счетчиков 10-1...10 п.считынается н процессор. После завершения считывания процессор формирует очередной сигнал запуска АЦП. 50

Очередной цикл преобразования после поступления сигнала запуска начинается лишь при наличии сигнала рассогласования хотя бы в блоке анализа младшего разряда. 55

С началом ноного цикла преобразования и появлением единичного сигналя на выходе элемента И 9 разрешается передача тактовых сигналов через элемент И 14 на вход счетчика 17, емкость которого равна максимально возможному числу тактов уравновешивания АЦП, увеличенному на единицу.

С появлением нулевого сигнала конца измерения подсчет тактовых сигналов счетчиков 17 прекращается и при очередном запуске АЦП этот счетчик сбрасывается в нулевое состояние.

При переполнении счетчика 17 и наличии единичного сигнала элемента

И 9 на выходе элемента И 15 формируется единичный сигнал (признак ошибки преобразования), который анализируется процессором. При систематическом появлении какого-либо из сигналов признака рассогласования (первый выход блоков б-l...б-п совместно с сигналом ошибки) могут быть приняты меры по устранению отказа.

При случайном сбое ошибочный результат н процессор не считывается.

Формула и з обретения

1.Следящий аналого-цифровой преобразователь, содержащий тактовый генератор, первую декаду преобразования, выполненную на первом и втором элементах И, триггере, однодекадных реверсивном счетчике и цифроаналоговом преобразователе, первые входы которого соединены с ныходаии однодекадного реверсивного счетчика, а выход — с первым входом первого компаратора, второй вход которого является входной шиной, выход второго элемента И соединен с первым входом однодекадного реверсивного счетчика, отличающийся тем, что, с целью повышения оыстродейстния и достоверности результатов преобразования, в него введены и-1 элементов

НЕ первой группы, третий, четвертый и пятый элементы И, счетчик, и-1 декад преобразования, выполненных аналогичнс первой, а н каждую -ю декаду преобразования введены шестой элемент И, элемент НЕ второй группы, второй коипаратор, источник опорного напряжения, логический блок, первый вход которого соединен с выходом первого компаратора, второй вход — с выходом второго компаратора,первый. вход которого является входной шиной, второй вход через источник опорного напряжения соединен с выходом

1228282 элемента задержки, вход которого подключен к выходу элемента ИЛИ.

Составитель A.Êóçíåöîâ

Редактор Т.Митейко Техред И.Верес Корректор Т. Колб

Заказ 2297/58 Тираж 816 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4 однодекадного цифроаналогового преобразователя, второй вход которого, кроме однодекадного цифроаналогового преобразователя и-й декады преобразования, где n — старшая декада преобразования, соединен с выходом цифроаналогового преобразователя (i+1)-й декады преобразования, при этом первый выход логического блока соединен с первым входом шестого элемента И, второй вход которого, кроме элемента И и-й декады преобразования, через элемент НЕ первой группы соединен с первым выходом логического блока (i+1)-й декады преобразования, третий вход объеди-< нен с первым входом триггера и соединен с его инверсным выходом, вторые входы триггеров всех декад преобразования объединены между собой и с первым входом счетчика и являются шиной "Запуск", третий вход триггера каждой декады преобразования соединен с выходом элемента НЕ второй группы, вход которого объединен с первыми входами первого и второго элементов И и соединен с выходом шестого элемента И, причем выход первого элемента И соединен с вторым входом однодекадного реверсивного счетчика, второй вход соединен с вторым выходом логического блока, третий выход которого соединен с вторым входом второго элемента И, третий вход которого объединен с третьим входом первого элемента И i-и-декады преобразования и третьими входами первых и вторых элементов И (i+1)-х декад преобразования, первым входом четвертого элемента И и соединен с выходом тактового генератора, второй вход четвертого элемента И объединен с первым входом пятого элемента И, соединен с выходом третьего элемента

И и является шиной сигнала "Конец измерения, выход четвертого элемени та И соединен с вторым входом счетчика, выход которого соединен с вторым входом счетчика, выход которого соединен с вторым входом пятого элемента И, выход которого является шиной "Сигнал ошибки", первый выход .. третьего элемента И соединен с инверсным выходом триггера первой декады преобразования, второй входс первым выходом логического блока первой декады преобразования.

2. Устройство по п. 1, о т л и— ч а ю щ е е с я тем,что логический блок выполнен на элементах задержки, НЕ, ИЛИ, первый вход -которого является первым входом и третьим выходом логического блока, второй вход соединен с выходом элемента НЕ и является вторым выходом логического блока, вход элемента НЕ является вторым входом логического блока, первым выходом которого является выход