Преобразователь кода системы остаточных классов в позиционный код

 

Изобретение относится к вычислительной технике и может быть использовано в цифровых преобразователях вычислительных систем. Цель изобретения - повьпиение быстродействия. Преобразователь содержи три регистра сдвига, блок умножения, сумматорвычитатель, сумматор, формирователь дополнительного кода, переключатель основания, переключатель диапазона, коммутатор, два триггера, четыре элемента И, два элемента задержки и блок управления, включакнций в себя генератор тактовых импульсЬв, генератор одиночных импульсов, делитель частоты , первый триггер, три элемента И и элемент задержки. Благодаря введению блока сравнения кодов, вычитателя и элемента ИСКПЮЧАЩЕЕ ШШ, а также второго триггера в блок управления один цикл преобразования длится 2 п +1 тактов, где h- количество разрядов представления остатков а. и 3 по основаниям Р, остаточных классов. и Р системы 2 ил. i (Л С 00 1C

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (5D 4 Н 03 M 7/18

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3791185/24-24 (22) 15.09.84 (46) 30.04.86. Бюл. И -16 (71) Ордена Ленина институт киберне,тики им. В.М. Глушкова (72) В.Л. Баранов и Е.A. Смичкус (53) 681.33(088.8) (56) Авторское свидетельство СССР

9 924695, кл. G 06 F 5/02, 1979.

Авторское свидетельство СССР

К -. 1116424, кл. G 06 Р 5/02, 17.05.83., (54) ПРЕОБРАЗОВАТЕЛЬ КОДА СИСТЕМЫ

ОСТАТОЧНЫХ КЛАССОВ В ПОЗИЦИОННЫЙ КОД (57) Изобретение относится к вычислительной технике и может быть использовано в цифровых преобразователях вычислительных систем. Цель изобретения — повьппение быстродействия.

Преобразователь содержиФ три регист„„SU„„1228290 ра сдвига, блок умножения, сумматорвычитатель, сумматор, формирователь дополнительного кода, переключатель основания, переключатель диапазона, коммутатор, два триггера, четыре элемента И, два элемента задержки и блок управления, включающий в себя генератор тактовых импульсов, генератор одиночных импульсов, делитель частоты, первый триггер, три элемента

И и элемент задержки. Благодаря введению блока сравнения кодов, вычитателя и элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, а также второго триггера в блок управления один цикл преобразования длится 2п +1 тактов, где ь- количество разрядов представления остатков 8, и д по основаниям Р„ и Р системы остаточных классов. 2 ил.

12282

Изобретение относится к вычислительной технике и может быть использовано в цифровых преобразователях.

Цель изобретения — повышение быстродействия. 5

На фиг. 1 изображена функциональная схема преобразователя, íàфиг.2— функциональная схема блока управления.

Преобразователь кода системы оста- 10 точных классов в позиционный код содержит регистры 1-3 сдвига, блок 4 умножения, сумматор-вычитатель 5, сумматор 6, вычитатель 7, формирователь 8 дополнительного кода, пере- 15 ключатель 9 основания системы остаточных классов, переключатель 10 диапазона представления чисел, коммутатор 11, блок 12 управления, блок

13 сравнения кодов, RS-трнггеры 14 2О и 15, элементы 16-19 И, элемент 20

ИСКЛЮЧАЮЩЕЕ ИЛИ, элементы 21 и 22 задержкИ, группы информационных входов 23 и 24 устройства.

Блок 12 управления (фиг.2) содержит генератор 25 тактовых импульсов, делитель 26 частоты, генератор 27 одиночных импульсов, RS - триггер 28, Т-триггер 29, элементы 30-32 И, элемент 33 задержки, вход 34 пуска преобразователя, первый 35, второй 36, третий 37, четвертый 38 и пятый 39 выходы блока управления. Входы управления занесением информации регистров

1-3 сдвига соединены с первым выходом 35 блока 12 управления, второй выход 36 которого соединен с тактовыми входами регистров 1-3 сдвига.

Выход блока 4 умножения соединен с первым входом сумматора-вычитателя 5, выход которого соединен с первым входом сумматора 6. Выход вычитателя 7 соединен с входом формирователя 8 дополнительного кода, выход которого соединен с первым входом элемента

16 И.. Выход элемента 16 И соединен с входом блока 4 умножения, другие входы которого соединены с выходами переключателя 9 основания системы остаточных классов, Выходы переключате- -О ля 10 диапазона представления чисел соединены с информационными входами регистра 3 сдвига, вход последова— тельной записи которого соединен с выходом сумматора 6. Второй вход сумматора 6 соединен с входом коммутатора 11, первый информационный вход которого соединен с выходом регистра

3 сдвига и с первым входом элемента

17 И. Второй вход элемента 16 И соедине » с управляющим входом вычитателя ? и с третьим выходом 37 блока 12 управления, четвертый выход 38 которого соединен с нулевыми входами триг геров 14 и 15. Пятый выход 39 блока

12 управления соединен с входом сброса формирователя 8 дополнительного кода. Выход блока 13 сравнения кодов соединен с первым входом элемента 18 И, выход которого соединен с единичным входом триггера 14. Управ— ляющий вход коммутатора 11 соединен с прямым выходом триггера 15, единичный вход ко".îðîãî соединен с выходом элемента 19 И, первый вход которого подключен к выходу элемента 20 ИСКЛЮЧАЮЩЕЕ ИЛИ. Выход регистра 1 сдвига . соединен с входом вычитаемого вычитателя 7, вход уменьшаемого которого соединен с выходом регистра 2 сдвига и с входом элемента 21 задержки, Прямой и инверсный выходы триггера 14 соединены с управляющими входами сумматора-вычитателя 5, второй вход которого соединен с выходом элемента 21 задержки. Второй вход коммутатора 11 соединен через элемент 22 задержки с выходом элемента 17 И, второй вход которого соединен с прямым выходом триггера 14, инверсный выход которого подключен к управляющему входу формирователя 8 дополнительного кода.

Вторые входы элементов 18 и 19 И соединены с первым выходом блока 12 управления.

Инфсрмационные входы 23 и 24 устройства. соединены соответственно с первой и второй группами входов блока 13 сравнения кодов. Информационные входы регистров 1 и 2 сдвига соединены соответственно с информационными входами 23 и 24 устройства.

Первый и второй входы элемента 20

ИСКЛЮЧАЮЩЕЕ ИЛИ соединены с входами первых разрядов регистров 1 и 2 сдвига.

Прямой выход генератора 25 тактовых сигналов (фиг. 2) блока 12 управления соединен с первым входом элемента 30 И, выход которого соединен с входом делителя 26 частоты.

Инверсный выход генератора 25 тактовых сигналов соединен с тактовым входом генератора 27 одиночных импульсов, вход запуска которого соединен с входом 34 пуска преобразова1228 теля. Выход генератора 27 одиночных импульсов соединен с единичным входом триггера 28 и с выходом 35 блока 12 управления. Прямой выход триггера

28 соединен с вторым входом элемента

30 И и с первым входом элемента 31 И, второй вход которого соединен с инверсным выходом триггера 29 и с первым входом элемента 32 И. Выход делителя 26 частоты соединен с счетным входом триггера 29 и через элемент 33 задержки — с вторым входом элемента

32 И, выход которого соединен с нулевым входом триггера 28.. Выходы элементов 30-32 И соединены соответственно с выходами 36-38 блока 12 управления. Прямой выход триггера 29 соединен с выходом 39 блока 12 управления. Выходы 35, 36, 37, 38 и 39 являются соответственно первым, вторым, третьим, четвертым и пятым выходами блока 12 управления.

Преобразователь кода системы остаточных классов в позиционный код работает следующим образом. 25

В исходном состоянии триггеры 14 и 15 и триггеры 28 и 29 блока l2 управления находятся в нулевом состоянии, в которое они устанавливаются в результате предыдущего цикла преобразования.

С помощью переключателя 9 устанавливаются двоичный код основания Р, системы остаточных классов, а переключателем 10 устанавливают диапазон представления чисел, равный Р Р„ где основания системы остаточных классов Р,= 6N+ 1, Р= 6й — 1; й=

1, 2, 3, ...; 1 — натуральный ряд чисел.

Переключатель 9 основания системы остаточных классов выдает на параллельные входы блока 4 умножения сигналы логического нуля или логической единицы в зависимости от значения о 45 кода в разрядах двоичного числа Р, Р

Переключатель 10 диапазона представления чисел выдает на параллельные входы ввода данных регистра 3 сдвига сигналы логического нуля или логической единицы в зависимости от значения кода в разрядах двоичного числа Р, Р

Запуск преобразователя осуществляется путем подачи сигнала логической единицы на вход 34 пуска преобразователя, который запускает генератор

27 одиночных импульсов блока 12 управления. По сигналу запуска генератор

290 4

27 сдиночных импульсов вырабатывает одиночный импульс в паузе между тактовыми импульсами генератора 25 тактовых импульсов. Выходной импульс генератора 27 одиночных импульсов устанавливает триггер 28 в единичное состояние и поступает с первого выхода 35 блока управления на входы управления занесением информации регистров 1-3 сдвига, а также на входы элементов 18 и 19 И. По этому сигналу в регистры 1-3 сдвига вводится исходная информация в виде параллельных двоичных кодов, а триггеры 14 и 15 устанавливаются в состояния, определяющие режим работы преобразователя.

Регистр 3 сдвига содержит 2 +1 разряд, а регистры 1 и 2 сдвига — разрядов, где ь — количество разрядов представления остатков 3 и а

1 по основаниям Р и Р системы остаточ1 ) ных классов.

Параллельные и -разрядные двоич-. ные коды остатков й,и а считываются

2 соответственно с информационных входов 23 и 24 устройства и по импульсу генератора 2? одиночных импульсов блока 12 управления записываются в регистры 1 и 2 сдвига соответственно. Параллельный 2 -разрядный двоичный код Р Р диапазона представления чисел считывается с входов переключателя 10 и по импульсу генератора 27 одиночных импульсов блока

12 управления записывается в регистр

3 сдвига, старший 2@+1-й разряд которого находится в нулевом состоянии.

Блок 13 сравнения кодов сравнивает два -разрядных параллельных двоич,ных кода остатков 4,и 4, действующих на информационных входах 23 и 24 устройства соответственно, и вырабатывает на выходе сигнал логической единицы при а „, а в случае а д, Г2 на выходе блока 13 сравнения кодов действует сигнал логического нуля.

В случае а > д сигнал логической

1 единицы на выходе блока 13 сравнения кодов открывает элемент 18 И, через который проходит импульс генератора 27 одиночных импульсов блока 12 управления и устанавливает триггер 14 в единичное состояние.

В случае а (д нулевой сигнал на выходе блока 13 сравнения кодов блокирует элемент 18 И и триггер 14 сохраняет нулевое состояние.

Элемент 20 ИСКЛЮЧАЮЩЕЕ ИЛИ сравнивает младшие разряды двоичных ко5 Е 2282 дов остатков а и а, действующих на

1 2 первых информационных входах 23 и 24 устройства соответственно. Когда в младших разрядах двоичных кодов остатков д и а действуют различные сиг1 2 5 налы, например логического нуля и логической единицы (комбинации кодов младших разрядов остатков д и д О1 или 10), то на выходе элемента 20

ИСКЛЮЧАЮЩЕЕ ИЛИ формируется сигнал логической единицы, который открывает элемент 19 И. Выходной импульс генератора 27 одиночных импульсов блока 12 управления проходит через элемент 19 И и устанавливает триггер

15 в единичное состояние.

В случае комбинации кодов младших разрядов остатков д 1и а 00 и 11 на выходе элемента 20 ИСКЛЮЧАЮЩЕЕ ИЛИ формируется сигнал логического нуля, который блокирует элемент 19 È и триггер 15 сохраняет нулевое состояние.

После установки триггера 28 блока 12 управления в единичное состояние тактовые импульсы генератора 25

-:àêòîâûõ импульсов, действующие с частотой, поступают через элемент 30 И на выход 36 блока 12 управления и на тактовые входы (управления сдвигом) регистров 1-3 сдвига.

Под действием тактовых импульсов генератора 25, тактовых импульсов блока 12 управления двоичные коды остатков а,и а сдвигаются„ начиная

34 с младшего разряда, с выходов регистров 1 И 2 сдвига соответственно, Вычитатель ? выполняет последовательное вычитание из последовательного двоичного кода остатка а последовательного двоичного кода остат40 ка а„, а на выходе вычитателя 7 формируется последовательный двоичный код разности остатков а — а,, который, начиная с младшего разряда, поступает на информационный вход формирователя 8 дополнительного кода.

Формирователь 8 дополнительного кода преобразует дополнительный код разности остатков а - а, в прямой код, если на его управляющий вход поступает сигнал логической единицы с нулевого выхода триггера 14 в случае а < а, или пропускает без изменения

1 прямой код разности остатков д > д

2 когда триггер 14 находится в единич- Б ном состоянии в случае д2>а,. Таким образом, на выходе формирователя 8 дополнительного кода формируется поя90 б мой код абсолютной величины разности остатков (а -а,, который через элемент 16 И поступает, начиная с младшего разряда, на последовательный вход блока 4 умножения, Спустя П тактов после запуска преобразователя на третьем выходе блока 12 управления вырабатывается нулевой сигнал, блокирующий управляющий вход вычитателя 7, а на пятом выходе блока 12 управления формируется сигнал логической единицы, устанавливающий по входу сброса формирователь 8 дополнительного кода в исходное состояние. На выходе блока 4 умножения формируется последовательный двоичный код произведения

Р (а -а 1j, который поступает, начиная с младшего разряда, на первый вход сумматора-вычитателя 5. Сумматор-вычитатель 5 устанавливается в режим суммирования, если триггер 14 находится в нулевом состоянии при д с д,, либо в режим вычитания, когда триггер 14 находится в единичном состояиии при д 2 > Д . Последователь2 ный двоичный код остатка д сдвигает2 ся, начиная смладшего разряда,,под действием тактовых импульсов блока

12 управления на вход элемента 21 задержки на такт. Злемент 21 задержки обеспечивает сдвиг на один разряд последовательного двоичного кода остатка д по отношению к последова2 тельному двоичному коду произведения P„(а -d,j, т.е. реализует операцию умножения двоичного кода остатка д на два. Последовательный двоичный код величины ". а поступает с

2 выхода элемента 21 задержки на второй вхоц сумматора-вычитателя 5, который в зависимости от режима суммирования или вычитания формирует последовательный двоичный код величины

2 о Р д. -р Коммутатор 11 подключает выход регистра 3 сдвига к входу сумматора

6,, если триггер 15 находится в единичном состоянии, либо подключает вход сумматора 6 к выходу элемента

22 задержки на такт, когда триггер

15 находится в нулевом состоянии.

Злемент 17 И блокирует вход элемента 22 задержки, если триггер 14 находится в нулевом состоянии при д à а, либо подключает выход ре-! гистра 3 сдвига к входу элемента 22

1228290 8

50 задержки, когда триггер 14 находится в единичном состоянии при а > 3

После запуска преобразования двоичный код величины Р, Р сдвигается под действием тактовых импульсов блока 12 управления из регистра 3 сдвига и, начиная с младшего разряда, поступает через коммутатор 11 на вход сумматора 6 в случае единич— ного состояния триггера 15.

В этом случае на выходе сумматора 6 формируется последовательный двоичный код величины р,-Р +2а P(а -ц который равен удвоенному значению преобразованного числа.

Когда триггер 15 находится в нулевом состоянии, а триггер 14 в единичном состоянии, то двоичный код Р, Р сдвигается из регистра 3 сдвига через элемент 17 И, элемент 22 задержки на такт и коммутатор 11 на вход сумматора 6. Элемент 22 задержки на такт обеспечивает сдвиг на один разряд последовательного кода величины Р -P по отношению к последо< 2 вательному двоичному коду, формируемому на выходе сумматора-вычитателя

5, т.е. реализует операцию умножения последовательного двоичного кода величины P„ Р на два. В этом случае на выходе сумматора 6 формируется последовательный двоичный код величины

2Р„Р,-г,-а который равен удвоенному значению преобразованного числа.

В том случае, когда триггеры 14 и 15 находятся в нулевом состоянии, элемент 17 И закрыт сигналом прямого выхода триггера 14 и на выходе . коммутатора 11 действует нулевой двоичный код. На выходе сумматора

6 в этом случае формируется двоичный код величины

2с -Р с -с 1 который равен удвоенному значению преобразованного числа.

Последовательный двоичный код преобразованного числа с выхода сумматора 6 записывается, начиная с младшего разряда, в регистр 3 сдвига под действием тактовых импульсов, поступающих с выхода элемента 30 И блока 12 управления.

Спутся 2 <+1 такт после запуска преобразователя цикл преобразования ! заканчивается и в регистре 3 сдвига фиксируется двоичный код преобразо,ванного числа, Разрядность регистра

3 сдвига 2». +1 выбрана так, чтобы младший разряд двоичного кода преобразованного числа (второй разряд удвоенного значения преобразованного числа) в конце цикла преобразования находился в первом разряде регистра

3 сдвига.

Блок 12 управления (фиг.2) вырабатывает сигнал окончания цикла преобразования следующим образом.

После запуска преобразователя генератор 27 одиночных импульсов вырабатывает одиночный импульс, который устанавливает триггер 28 в единичное состояние. Тактовые импульсы с прямого выхода генератора 25 тактовых импульсов начинают поступать через элемент 30 И, открытый сигналом прямого выхода триггера 28, на вход делителя 26 частоты, имеющего коэффициент деления равный ь . Спустя ь тактов после запуска преобразователя на выходе делителя 26 частоты формируется импульс, который устанавливает триггер 29 в единичное состояние и спустя время задержки элемента

33 задержки, равное периоду следования тактовых импульсов, поступает на вход элемента 32 И, закрытого сигна- . лом инверсного выхода триггера 29.

Единичный сигнал прямого выхода триггера 29 поступает по выходу 39 на вход сброса формирователя 8 дополнительного кода, устанавливая его в исходное состояние.

Элемент 31 И формирует из сигналов прямого выхода триггера 28 и инверсного выхода триггера 29 импульсный сигнал, действующий в течение первых тактов работы преобразователя на втором входе элемента 16 И и управляющем входе вычитателя 7.

Сигнал логической единицы на управляющем входе вычитателя 7 обеспечивает выполнение операции вычитания, которая завершается, как только на управляющем входе вычитателя 7 устанавливается сигнал логического нуля.

Спустя 2 тактов после запуска преобразователя на выходе делителя

26 частоты формируется второй им-. пульс, который сбрасывает триггер 29 в нулевое состояние и спустя такт через элемент 33 задержки и элемент

32 И, открытый сигналам инверсного выхода триггера 29, поступает на нулевой вход триггера 28, устанавливая его в нулевое состояние спустя

211+1 такт после запуска преобразова122829п 10 заканчивается. теля. Триггер 28 в нулевом состоянии блокирует элемент 30 И, и выдача тактовых импульсов блоком 12 управления прекращается.

Импульс, сформированный на выходе элемента 32 И блока 12 управления, поступает также на нулевые входы триггеров 14 и 15, устанавливая их в нулевые состояния.

Таким образом, спустя 2и+1 такт после запуска преобразователя триггеры 14, 15 и триггеры 28, 29 блока

12 управления устанавливаются в нулевые состояния и цикл преобразования

Формула изобретения

Преобразователь кода системы остаточных классов в позиционный код, содержащий первый, второй и третий регистры сдвига, блок умножения, сумматор-вычитатель, сумматор, формирователь дополнительного кода, переключатель основания, переключатель диапазона, коммутатор, первый и второй триггеры, первый, второй, третий и четвертый элементы И, первый и второй элементы задержки и блок управлення, включающий генератор тактовых импульсов, генератор одиночных импульсов, делитель частоты, первый триггер, три элемента И и элемент задержки, вход которого соединен с выходом делителя частоты, вход которого соединен с выходом первого элемента И, к первому входу которого подключен прямой выход генератора тактовых импульсов, инверсный выход которого соединен с тактовым входом генератора одиночных импульсов, вход запуска которого, являющийся входом блока управления, соединен с входом запуска устройства, выход генератора одиночных импульсов подключен к первому выходу блока управления и единичному входу первого триггера, выход которого подключен к второму входу первого элемента И, первые входы второго и третьего элементов И объединены, первый выход блока управления подключен к первым входам первого и второго элементов И устройства и управляющим входам регистров сдвига, второй выход блока управления соединен с тактовыми входами первого и второго регистров сдвига, информационные входы которых являются пер2Î

ЗО

5О

55 ными и вторыми входами устройства, информационные входы третьего регистра сдвига соединены с соответствующими выходами переключателя диапазона, выходы переключателя основания подклю .екы к первым входам блока умножения, второй вход которого соединен с выходом третьего элемента И устройства первый вхоД которого под> ключен к выходу формирователя дополнительного кода, выход блока умножения соединен с первым входом сумматора-вычитателя, второй вход котороro подключен к выходу первого элемента задержки, а выход сумматора-вычитателя соединен с первым входом сумматора, второй вход которого подключен к выходу коммутатора, а выход к входу последовательной записи третьего регистра сдвига, выход которого соединен с первым входом коммутатора и первым входом четвертого элемента И, выход которого через второй элемент задержки подключен к второму входу коммутатора, управляющий вход которого соединен с прямым выходом второго триггера, прямой выход первого триггера подключен к первому управляющему входу сумматоравычитателя, нулевые входы триггеров объединены, а единичные входы подключены к выходам соответствующих элементов И, отличающийся тем, что, с целью повышения быстродействия, в него введены блок срав— нения кодов, вычитатель и элемент

ИСКЛЮЧАЮЩЕЕ ИЛИ, а в блок управления введен второй триггер, счетный вход которого соединен с выходом делителя частоты, инверсный выход подключен к первому входу второго элемента И, второй вход которого соединен с выходом элемента задержки, выход второго элемента И подключен к нулевому входу первого триггера, выход которого соединен с вторым входом третьего элемента И, выходы первого, третьего и второго элементов И и прямой выход второго триггера являются соответственно вторым, третьим, четвертым и пятым выходами блока управления и подключены соответственно к тактовому входу третьего регистра сдвига, к второму входу третьего элемента И устройства и управляющему входу вычитателя, к нулевьм входам триггеров и к взводу сброса формирователя дополнительного кода, управляющий вход которого объеll динен с вторым управляющим входом сумматора-вычитателя и подключен к инверсному выходу первого триггера, прямой выход котороro соединен с вторым входом четвертого элемента И, выход формирователя дополнительного куда подключен к выходу вычитателя, первый вход которого объединен с входом первого элемента задержки и подключен к выходу второго регистра сдвига, второй вход вычитателя

> соединен с выходом первого регистра сдвига, второй вход первого элемента

И подключен к выходу блока сравнения кодов, первые и вторые входы которого объединены с информационными входами соответствующих регистров сдвига, входы первых разрядов которых объединены с входами элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого подключен к второму входу второго элемента И.

1228290

Составитель О. Ревинский

Текред Н. Бонкало Корректор 11. Самборская

Редактор Н. Киштулинец

Заказ 2298/59 Тираж 816

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Подписное

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4