Устройство для контроля сбоев псевдослучайного испытательного сигнала

 

Изобретение относится к технике измерений в цифровых линиях связи. Повьшается точность контроля . Устр-во содержит г-р 1 псевдослучайного сигЛ . нала, г-р 2 тактовой частоты, входной коммутатор 3, блок 4 интегрирования , состоящий из фильтра 5 нижних частот и порогового эл-та 6, основные сумматоры (С) 7 и 9 по модулю два, D-триггеры (Т) 8 и 10, блоки задержки 11 и 13, дополнительные С 12 и 14 по модулю два, счетчики 15 и 16 импульсов, г-р 17 меток времени, счетчик 18 меток времени, блок 19 управления, RS - Т 20, блок 21 формирования интервалов счета, вычислительный блок 22, блок 23 индикации. Г-р 1 содержит тринадцать D-триггеров и два С по модулю два. Г-р 17 содержит кварцевый г-р и три счетчика . Блок 19 содержит дешифратор адреса , эл-т И-НЕ, эл-т ИЛИ, г-р пачек импульсов. Блок 21 содержит два э-та И, RS-T фиксации переполнения, эл-т с ю (Л Ю СО N со 00 СП

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

ОПИСАНИЕ ИЗОБРЕТЕНИЙ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 38!7743/24-09 (22) 29.11.84 (46) 30.05.86. Бюл. 9 20 (71) Ленинградский электротехнический институт связи им. проф. M.A. БончБруевича (72) Ю. К. Смирнов и С. В. Дулов (53) 621.391.8(088.8) (56) Авторское свидетельство СССР

У 1035822, кл. Н 04 L 11/08, 1981.

Авторское свидетельство СССР

9 1172056, кл. Н 04 L ll/08, 05.12.83 (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ СБОЕВ

ПСЕВДОСЛУЧАЙНОГО ИСПЫТАТЕЛЪНОГО СИГНАЛА (57) Изобретение относится к технике измерений в цифровых линиях связи.

Повышается точность контроля. Устр-во содержит r-p 1 псевдослучайного сиг„„SU„„1234985 А 1 (511 4 Н 04 L 11/08 Н 04 В 3/46

/ нала, г-р 2 тактовой частоты, входной коммутатор 3, блок 4 интегрирования, состоящий из фильтра 5 нижних частот и порогового эл-та 6, основные сумматоры (С) 7 и 9 по модулю два, D-триггеры (Т) 8 и 10, блоки задержки 11 и 13, дополнительные С

l2 и 14 по модулю два, счетчики 15 и

16 импульсов, r-p 17 меток времени, счетчик 18 меток времени, блок 19 управления, RS — Т 20, блок 21 формирования интервалов счета, вычислительный блок 22, блок 23 индикации.

Г-р 1 содержит тринадцать D-триггеров и два С по модулю два. Г-р 17 содержит кварцевый r-p и три счетчика. Блок 19 содержит дешифратор адреса, эл-т И-НЕ, эл-т ИЛИ, r-p пачек импульсов. Блок 21 содержит два э-та

И, RS-T фиксации переполнения, эл-т

ИЛИ, RS-T привязки, D-T, два эл-та измерения сбоев, когда лог. уровни

ИЛИ-НЕ, эл-т И-НЕ. Устр-но работает напряжения на выходах D-T 8 и 10 изв 2-х режимах: 1) режим синхрониза- меняются н соответствии с сигналами ции, когда D-T 8 и 10 сброшены в ну- на входах С 7 и 9, поскольку лог. леное состояние импульсом, сформиро- уровень напряжения на выходе эл-тов ванным на выходе эл-та 6; 2) режим равен нулю. 2 з.п. ф-лы, 4 ил.

Изобретение относится к технике измерений в цифровых линиях связи и может быть использовано для выявления сбоев испытательного псевдослучайного сигнала, поступающего на 5 вход линии связи, а также на выходе линии связи, н частности оно предназначено для линий связи со скоростью свыше 140 Мбит/с, в которых не могут быть использованы технические средства менее скоростных линий. связи и-за их недостаточного быстродействия»

Цель изобретения — повышение точности контроля ° !5

На фиг ° 1 приведена структурная электрическая схема предлагаемого устройства; на фиг. 2 - структурная электрическая схема генератора псевдослучайного сигнала; на фиг. 3 структурные электрические схемы блока управления, блока формирования интервалов счета и генератора меток времени; на фиг. 4 - временные диаграммы, поясняющие работу блока управ- 2 ления, блока формирования интервалов счета и генератора меток времени.

Устройство содержит генератор псевдослучайного сигнала, генератор

2 тактовой частоты, входной коммута- ЗО тор 3, блок 4 интегрирования, состоящий иэ фильтра 5 нижних частот и порогового элемента 6, первый основной сумматор 7 по модулю два, первый

D -триггер 8, второй основной сумма- д5 тор 9 по модулю дна, второй D-триггер !О, первый блок !1 задержки, первый дополнительный сумматор 12 по модулю два, второй блок 13 задержки, второй дополнительный сумматор 14 по модулю 40 . два, первый и второй счетчики 15 и

16 импульсов, генератор 17 меток времени, счетчик 18 меток времени, блок

19 управления, RS-триггер 20, блок

21 формирования интерналон счета, вычислительный блок 22 и блок 23 индикации.

Генератор псевдослучайного сигнала содержит D-триггеры 24"29, сумматор 30 по модулю дна, D-триггеры 3137 и сумматор 38 по модулю дна.

Блок 19 управления содержит дешифратор 39 адреса, элемент И-НЕ 40, элемент HJfH 4, генератор 42 пачек импульсов. Блок 21 формирования интервалон счета содержит первый элемент И 43, RS-триггер 44 фиксации переполнения, элемент ИЛИ 45, RS-триггер 46 привязки, D-триггер 47, второй элемент И 48, перный элемент

ИЛИ-НЕ 49, второй элемент ИЛИ-НЕ 50, элемент И."НЕ 51.

Генератор 17 меток времени содержит кварцевый генератор 52, первый, второй и третий счетчики 53-55.

Устройстно работает следующим образом.

Исследуемый сигнал в виде М-последовательности поступает на вход вход" ного коммутатора 3, который осущест нляет в данном случае преобразование из последовательного кода на входе в

2-разрядный бинарный параллельный код на своих выходах. При этом на каждом выходе входного коммутатора 3 длительность кодового импульса равна двум тактовым интервалам, причем сигнал, поступающий на вход второго основного сумматора 9 по модулю два, соответствует сигналу St, н первой половине предыдущего двухтактового интервала, а сигнал, поступающий на вход первого основного сумматора 7 по модулю дна, - сигналу S во второй половине предыдущего двухтактового интервала преобразования из последовательного кода на входе в параллельный код на выходе входног.: коммутато"!

234985 ра 3. Начало двухтактового интервала задается напряжением полутактовой частоты с выхода генератора 2 тактовой частоты. (Генератор 2 входит в состав регенерационной аппаратуры исследуемой линии связи либо являет.ся специальным выделителем тактовой частоты в предлагаемом устройстве, подобным выделителям тактовой частоты регенераторов) . IO

Обозначим S u Sz соответственно коды сигналов на выходах второго и первого D-триггеров 10 и 8 аналогично кодам S, и S в первой и второй половинах двухтактового ин- 5 тервала, задаваемого напряжением полутактовой частоты с выхода генератора 2 тактовой частоты. Выразим коды

S„,,и S „через S > и S „и оператор задержки Х. Поскольку задержка в 20 каждом из D-триггеров 24-29, 31-37 генератора 1 и в первом и втором бло. ках 11 и 13 задержки равна двум тактовым интервалам, то оператор задержки в каждом из них выражается в г форме Х

Предлагаемое устройство может работать в двух режимах: 1) режим синхронизации, когда первый и второй

D-триггеры 8 и !0 сброшены в нулевое ЗО состояние импульсом, сформированным на выходе порогового элемента 6; 2) режим измерения сбоев, ксгда логические уровни напряжения на выходах первого и второго D-триггеров 8 и 10 из- 5 меняются в соответствии с сигналами на входах первого и второго основных сумматоров 7 и 9 по модулю два, поскольку логический уровень напряжения на выходе порогового элемента б равен ну- 4О лю.

Получим выражение для кодов S . и Я„ на выходах второго и первого основных сумматоров 9 и 7 по модулю два в первой и второй половинах двух- 45 тактового интервала в режиме синхронизации, при котором с выхода первого основного сумматора 7 на вход блока 4 интегрирования поступает непрерывный поток импульсов ошибок. у

На выходе блока 4 интегрирования вырабатывается при этом сигнал уровня логической единицы, который сбрасывает в нулевое состояние первый и второй D-триггеры 8 и 10. Указанный ss поток импульсов ошибок образуется IIo тому, что сигнал, записанный в Dтриггерах 24-29, 31 37 генератора (2) и (3), полуподставив которое в чим выражения:

S„, = Я(! + Х

)5

+ Х ), It

S„= S„(! + Х + Х ) (6) в которых полином + Х" + Х " соответствует образующему полнному генератора 1 псевдослучайного сигнала в виде M-последовательности, Если псевдослучайный сигнал Я„

S вырабатывается генератором 1 со структурой обратных связей, описываемой образующим полиномом 1 + Х + 5 1!

+ Х, и не содержит сбоев, то S и и S„ равны нулю. В этом случае на входах сброса первого и второго Dтриггеров 8 и !О установится напряжение логического нуля, поскольку на вход блока 4 интегрирования поступа.— ет нулевое напряжение. В результате первый и второй D-триггеры 8 и !О будут функционировать как блоки эаи в первом и втором блоках 1! и !3 задержки в момент включения устройства, не соответствует по структуре псевдослучайной последовательности, поступающей на вход устройства.

II

В этом случае код сигнала S„, выражается суммой по модулю два кода

S, на одном входе второго основного сумматора 9 и кода на выходе D-триггера 29, который можно выразить в следующем виде

s„= (s„x + s„x )x, (!) где выражение в скобках соответствует коду на выходе сумматора 30 по модулю два генератора 1, которое является результатом суммирования кода

Я„Х и кода S X на первом и втором

Ф в

его входах. Тогда справедливо соотношение:

6 ю t4 я„,= я„, + sx + s X, (2)

Аналогично можно вычислить, что код на выходе первого основного сумматора 7 выражается в виде:

Код S является результатом задержки псевдослучайного сигнала на один такт. Поэтому, используя оператор задержки Х, можно записать соотношение:

Я П = Sà, X I (4) 1234985 (7) (8) 1О

35 (9) S, = „,, $„=Е„, $47 )Х (10) (!9) держки. Устройство переходит в режим измерения сбоев.

Если при этом в псевдослучайном сигнале появляются отклонения (сбои) с, по сравнению с эталонной М-последовательностью, т.е. где S„,1„, и S» — соотВетствующие значения кодов для М-последовательности в первой и второй половинах двухтактового интервала;

F., и E аналогичные значения для сбоев М-последовательности, то на входах второго и первого Dтриггеров 10 и 8 появляются сигналы ошибки S,, S„ которые меняют логи"

20 ческие уровни поступающего входного сигнала S „ S . При этом опорная псевдослучайная последовательность, записанная ранее в генераторе 1, не меняется. Благодаря этому на выходах

25 второго и первого D-триггеров 10 и

8 выделяются сигналы ошибок (сбоев)

I I

S„,, S „ соответствующие сигналам сбоев Г„,, Г„ входного испытательного сигнала Я „,, S „, Структура пачек сбоев в таком случае регистрируется без искажений, причем на выходах второго и первого D-триггеров 10 и

8 появляются сигналы: первый из которых соответствует по времени сбою, приходящемуся на первую половину двухтактового интервала, а 40 второй - на вторую половину двухтактового интервала напряжения полутактовой частоты.

Покажем теперь, каким образом в предложенном у<:тройстве выходные 45

I ! сигналы S„,, S „ выражаются через входные сигналы S S . Для предлагаемого устройства, работающего в режиме измерения сбоев, может быть записана следующая система уравнений: 50

$ = (SÄX + $„)Х (1+Х )Х (12)

s„= (s„x + s„,)x, j+x )х, (13) где $ „, $ „— сигналы на выходах D

D-триггеров 37 и 29 генератора l.

Из системы уравнений (!0)-(13) могут быть получены следующие уравдля $ и $и

1 2 14 14 р

S„= S„X + S„, (Х +Х )+S (Х +

+ S (Х + X )+ h (15)

1О 14

+s„(x +х ), откуда следует (с учетом (4) ), что

s„= s„x (!+х +х )+ s„(x +х ), (16)

- S„X (!+X +Х )+S„, (Х +

+ Х )

Умножение на образующий полином 1

1+X +Х в уравнениях (16) и,17) означает выделение сшибок (см. (7) и (8)) из принятой М-после.довательности. Поэтому уравнения (16) и (17) для сбоев f Г„ могут быть после соответствующих преобразований записаны в следующей форме;

1 1 где Е,, с „- сигналы ошибок (сбоев) на выходах второго и первого D-триггеров

10 и 8.

Уравнения (18) показывают, что сигналы ошибок на выходах второго и первого Р-триггеров 10 и 8 задержаны на два тактовых интервала по отношению к сигналу ошибок (сбоев) во входной последовательности, одйако структура пачки сбоев на выходе полностью соответствует структуре пачки сбоев на входе.

Благодаря тому, что имеющиеся в устройстве сумматоры по модулю два нигде не соединяются непосредственно друг с другом, поскольку разделены

D-триггерами, сумма задержек в сумматоре по модулю два с и в.0-триг6 гере, необходимая для работоспособности устройства, должна быть не больше двойного тактового интервала

2Т, т.е.

Если с = = 4 нс, то максимальное значение тактовой частоты (r = 1/Т) равно 250 МГц.

7 12349

Как показали эксперименты, при существующей отечественной элементной базе (интегральные схемы серий 100, 500 и 570 ТМ1) могут быть построены первый и второй 15 и 16 счетчики импульсов с максимальной скоростью счевой частоты: 140, 280, 560 и 1200 МГц

Поскольку разработка аппаратуры для тактовой частоты 140 МГц может быть выполнена уже известными средствами, следующей задачей является достижение быстродействия 280 и 560 МГц.

Здесь ограничивающими факторами являются недостаточные максимальная скорость сдвига информации н генераторе

1 (160 МГц) и быстродействие первого и второго счетчиков 15 и 16 импульсов (220 МГц) .

В предлагаемом устройстве, предназначенном для регистрации импульсов сбоев, следующих с частотой до

20

280 МГц и более, имеется как минимум два канала счета импульсов. На счетные входы первого и второго счетчиков 15 и 16 поступают импульсы сбоев в параллельном коде с выходов первого и второго D-триггеров 8 и 10. На30 чало интервала счета задается автоматически по программе обработки вычислительным блоком 22, который по адресной шине посылает и блок 19 уп35

40 равления байтовую комбинацию сигналов, вызывающую сброс первого и второго счетчикон 15 и 16 импульсов и счетчика 18 меток времени. После сня тия импульсов сброса первый и второй счетчики 15 и 16 могут переходить в режим счета. Если при этом на вход запрета блока 19 управления (т.е. на вход элемента ИЛИ 41) поступает нулевой сигнал с порогового элемента 6, то с выхода элемента ИЛИ 41 на входы сброса счетчиков 15, 16 и 18 поступает также нулевой сигнал, не нызынающий сброса счетчиков, которые в этом случае переходят в режим счета.

Если же на вход запрета блока 19 управления поступает с порогового эле50 мента 6 единичный. сигнал, то это приводит к сбросу всей накопленной информации в счетчиках 15, 16 и 18.

После этого цикл накопления информации начинается сначала. Благодаря этому единичный сбой или пачка сбоев в генераторе 1 псевдослучайного сиг55 та не более 220 МГц. Однако для сверхскоростной цифровой связи необходимо обеспечить работу устройства при следующих дискретных значениях такто- 10

85 8 нала не будет зарегистрирована как сбой передаваемого сигнала. Сброс по цепи запрета возникает также при включении питания устройства, когда н генераторе 1 псевдослучайного сигнала происходят процессы установления состояния синхронизации.

Таким образом, сброс по цепи запрета позволяет исключить сбои устройства, не отражающие состояние канала связи, что повьппает точность измерений.

По прошествии заданного интервала вычислительный блок 22 вырабатывает на адресной магистрали комбинацию сигналов "Сдвиг, под действием которой блок 21 формирования интервалов счета запрещает счет импульсов в счетчиках 15, 16 18, а блок 19 управления в момент появления заднего отрицательного фронта импульса запроса информации с вычислительного блока 22 вырабатывает импульсы управления сдвигом информации, поступающие на входы управления сдвигом информации в счетчиках 15, 16 и 18 (с выходов генератора 42 пачек импульсов) .

Под действием этих импульсов в счетчиках 15, 16 и 18 происходит циклический сдвиг информации. После завершения очередного такта сдвига информации нычислительный блок 22 запоминает информацию на выходах предпоследней ступени первого счетчика 15. После завершения сдвига информации вычислительный блок 22 снимает с адресной шины комбинацию, соответствующую сдвигу информации. При этом информация в счетчиках 15, 16 и 18 после полного цикла сдвига вознращается н соответствующие каскады счета, а устройство снова переходит в режим счета импульсов сбоев и меток времени.

Следовательно н памяти вычислительного блока 22 имеется информация о количестве импульсов сбоев, зарегистрированных первым и вторым счетчиками 15 и 16, и меток времени, зарегистрированных н счетчике 18 от генератора 17. Сумма показаний первого и второго счетчикон 15 и 16 дает общее количество сбоев за измеряемый интервал. Показания счетчика 18 соответствуют количеству тактовых интервалов за интервал измерений.

Полученная информация позволяет после обработки непрерывно получать сведения о частости сбоев в канале, 1234985

10 законе распределения сбоев в канале связи, наличии пачек сбоев, корреля.ции сбоев. Если импульсы сбоев следу» ют через период, то на входе первого или второго счетчика импульсов 15 5 или 16 образуется один длинный импульс, что приводит к ошибкам при регистрации количества сбоев. На практике такая ситуация встречается крайне редко, поскольку в цифровых линиях связи достоверность передачи информации должна быть высока. (веро-9 ятность ошибок не хуже 10 ) и сбои происходят однократно (занимают один такт) . Для исключения ошибок регистрации в случае, если сбои занимают несколько тактовых интервалов, счет в первом и втором счетчиках 15 и 16 должен быть синхронизирован с тактовым напряжением,. поступаюшим с тактового входа генератора 1 псевдослучайного сигнала. Первый и второй счетчики !5 и 16 считают в этом случае количество тактовых интервалов, на которые приходятся поступающие с зыхода первого и второго D-триггеров

8 и 10 напряжения сбоев. увеличение тактовой частоты сигнала в линиях связи до 280 МГц требует применения рассмотренной двух-канальной схемы устройства, а последующее увелиыение частоты до 560 МГц четырехканальной схемы устройства при которой должчо быть добавлено два дополнительных счетчика и соот- д ветственно изменены связи в генераторе 1 псевдослучайного сигнала в параллельном коде.

Рассмотрим более подробно особенности работы блока 19 управления,, 40 блока 2! формирования интервалов счета и генератора 17 меток времени.

Пусть RS-триггер 20 установлен по

àходу К (фиг. 4б) в состояние "Работа импульсом с выхода дешифратора 45

9. При состоянии адресной магистрали "Сброс" (фиг. 4а) будет сброшен

ВЯ-триггер 44 фиксации переполнения, а RS-триггер 46 привязки будет установлен в состояние 1 (фиг. 4д) по 50 входу S ближайшим импульсом меток времени (фиг. 4в), прошедшим через элемент И-HF. 51. После этого D-триггер 47 будет установлен в состояние

0 (фиг..4e) импульсом меток време" 55 ни с выхода второго счетчика 54 ге»ератора 17 (фиг. 4г), следующих с большей частотой, чем метки времени с выхода третьего счетчика 55 генератора 17 (фиг. 4в) . Элемент И 48 формирует напряжение сброса меток времени (фиг. 4ж), поступающее на входы сброса R первого, второго и третьего счетчиков 53-55 генератора

17 меток времени. После прекращения комбинации сброса начинают работать первый, второй и третий счетчики 5355 генератора 17, вырабатывая напряжения меток времени (фиг. 4в и г)

Когда вычислительный блок ?2 вырабатывает комбинацию "Сдвиг" (фиг. 4а), то это приводит к формирова»ию нулевого уровня сигнала разреше»ия счета после прихода ближайшей следующей метки времени (фиг. 4в) . Счет импульсов сбоев прекратится, в элементе И-НЕ 40 будут сформированы синхроимпульсы (фиг. 4к), а в генераторе

42 пачек начнется формирование импульсов управления сдвигом информации в счетчиках (на фиг. 4л обозначе" ны начальные моменты формирования пачек) .

D-триггер 47 блока 19 устанавливается в состояние "0" последним импульсом меток времени (фиг. 4г) и в состояние — первым импульсом меток (фиг. 4г) соответственно после начала и окончания комбинации Сдвиг „

Генератор 17 меток времени прекращает формирование импульсов меток времени на время действия импульса сброса меток времени (фиг. 4ж) . Элемент И-НЕ

40 формирует синхроимпульсы (фиг. 4к) нз импульсов запроса (фиг. 4и), поступающих от вычислительного блока

22. После прекращения комбинации

"Сдвиг" снимается напряжение сброса меток времени (фиг. 4ж), начинается формирование импульсов меток (фиг. 4в и г), разрещается счет импульсов напряжением (фиг. 43) в первом и взором счетчиках 15 и 16 импульсов и в счетчике 18 меток Времени.

Если RS-триггер 20 установлен в состояние Контроль по входу S на»ряжен»ем с выхода дешифратора 39, то первый и второй счетчики 15 и 16 считают метки времени с выходов первого и второго счетчиков 53 и 54 генератора 17 меток времени. Поскольку

»а ало и конец генерации меток време»н определяются блоком 21 формирования интервалов счета и синхронизированы с началом и окончанием интервала счета, То количество импульсов„ накоп25

Ф о р м ул а и з о б р е т е н и я

1. Устройство для контроля сбоев псевдослучайного испытательного сигнала, содержащее блок интегрирования, генератор псевдослучайного сигнала, генератор тактовой частоты, входной коммутатор, блок управления, последовательно соединенные первый основ40 ной сумматор по модулю два и D-триггер, последовательно соединенные вторые основной сумматор по модулю два и D-триггер, последовательно соединенные первые блок задержки и допол45 нительный -сумматор по модулю два, последовательно соединенные вторые блок задержки и дополнительный сумматор по модулю два, и счетчиков, где n— число каналов обработки сигналов, последовательно соединенные генера50 тор меток времени и счетчик меток времени, последовательно соединенные вычислительный блок и блок индикации, причем первые сигнальные входы первого и второго основных сумматоров по модулю два соединены с соответствующими выходами генератора псевдослучайного сигнала, первый выход гене11 1234 ленное в счетчиках 15 и 16 и 18 строго.пропорционально коэффициентам деления счетчиков 53-55 генератора 17, Так, если все счетчики десятичные, то отношение показаний счетчиков, полу5 ченных в блоке 23 индикации, будет точно пропорционально числу 10 (или его степеням) .

Таким образом, по соотношению показаний счетчиков 15, 16, 18, получен-10 ным на выходе блока 23 индикации, можно судить об исправности блоков

15-23 устройства. Контроль исправности может выполняться автоматически в процессе работы вычислительного блока 22,либо вручную путем задания адресной комбинации "Контроль" с пульта вычислительного блока 22 перед началом счета. Контроль исправности всего тракта выполняется, как обычно, 20 тутем генерации детерминированного сбоя в генераторе псевдослучайного сигнала передающей аппаратуры линии связи. Кратность интервала счета (фиг. Зз) периоду меток времени (фиг. 4в) гарантирует точность измерения интервала времени регистрации сбоев, что способствует повышению точности измерений, выполняемых предлагаемым устройством.

985 12 ратора тактовой частоты подключен к первому управляющему входу входного коммутатора и синхронизирующим входам генератора псевдослучайного сигнала, первого и второго D-триггеров и первого и второго блоков задержки, второй выход генератора тактовой частоты подключен к второму управляющему входу входного коммутатора,;.первый выход которого подключен к второму сигнальному входу второго основного сумматора по модулю два и к сиг. нальному входу второго блока задержки, второй выход входного коммутатора подключен к второму сигнальному входу первого основного сумматора по модулю два и к сигнальному входу первого блока задержки, выходы первого и второго D-триггеров подключены соответственно к вторым входам первого и второго дополнительных сумматоров по модулю два, выходы которых подключены к соответствующим входам генератора псевдослучайного сигнала, выход первого основного сумматора по модулю два подключен к входу блока интегрирования, выход которого подключен к входу сброса первого и второго D-триггеров, сигнальные входы счетчиков соединены с выходами соответствующих первого и второго

D-триггеров, сдвигающие входы каждого последующего счетчика соединены со сдвигающими выходами каждого предыдущего счетчика, сдвигающий выход первого счетчика подключен к сдвигающему входу счетчика меток времени, сдвигающий выход которого подключен к сдвигающему входу последнего счетчика, адресный выход, выход запроса и вход приема синхроимпульса вычислительного блока соединены соответственно с адресным входом, входом запроса и выходом синхроимпульса блока управления, входы сброса и управления сдвигом счетчиков и счетчика меток времени соединены соответственно с выходами сброса и управления сдвигом блока управления, вход запрета которого соединен с выходом блока интегрирования, синхронизирующие входы счетчиков соединены с первым выходом генератора тактовой частоты, а сигнальные выходы первого счетчика соединены с входами магистрали ввода информации вычислительного блока, отличающееся тем, что, с целью повышения точности контроля, введены RS-триггер и блок формирова1?34985

14 сброса меток времени которого подклю. 15 следовательно соединенные дешифратор, элемент И-НЕ и генератор пачек импульсов, причем первый и второй выхо- З,„. ния интервалов счета, при этом выходы управления работой и контролем блока управления соединены соатветственно с R- u S-входами RS-триггера, выход которого подключен к входам управления состояниями счетчиков, выход сдвига блока управления соединен с входом сдвига блока формирования интервалов счета, выходы переполнения счетчиков и счетчика меток времени соединены с соответствующими входами переполнения блока формирования интервалов счета, выход прерыва" ния, выход разрешения счета и выход чены соответственно к входу прерывания вычислительного блока, к входам разрешения счета счетчиков и счетчика меток времени и к входам сброса генератора меток времени и блока управления, вход сброса, первый и второй входы меток времени блока формирования интервалов счета соединены соответственно с выходом сброса блока управления и первым и вторым выходами генератора меток времени, второй и третий выходы которого подключены к входам контрольных частот соответствующих счетчиков.

2. Устройство по и. 1, о т л и ч а ю щ е е с я тем, что блок уп"равления содержит элемент ИЛИ и поды дешифратора являются соответственно выходами управления работой и контролем блока управления, третий выход дешифратора, являющийся выходом сдвига блока управления, подключен к первому входу элемента И-НЕ, второй и третий входы которого являются соответственно входами запроса и сброса блока управления, выход элемента

И-HE являющийся выходом синхроимпульса блока управления, подключен к входу генератора пачек импульсов, r>

1О

35 выход которого является выходом управления сдвигом блока управления, адресным входом которого является вход дешифратора, выход сброса кото» рого подключен к первому входу элемента ИЛИ, второй вход и выход которого являются соответственно входом запрета и выходом сброса блока управления.

3. Устройство по и. 1, о т л ич а ю щ е е с я тем, что блок формирования интервалов счета содержит последовательно соединенные первый элемент И, RS-триггер фиксации переполнения, элемент ИЛИ, RS-триггер привязки, D-триггер и второй элемент

И, а также первый и второй элементы

ИЛИ-НЕ и элемент И-НЕ, причем первый и второй входы первого элемента ИЛИНЕ соединены соответственно с первым и втсрым входами элемента ИЛИ и являются соответственно входами сброса и сдвига блока формирования интервалов счета, выход первого элемента

ИЛИ-HE подключен к входу сброса RSтриггера фиксации переполнения, инверсный выход которого является выходом прерывания блока формирования интервалов счета, первый вход элемента И-НЕ, второй вход которого является первым входом меток времени блока формирования интервалов счета, соединен с выходом элемента ИЛИ, выход элемента И-НЕ подключен к входу установки RS-триггера привязки, прямой выход которого подключен к второму входу второго элемента И и к первому входу второго элемента ИЛИНЕ, второй вход которого соединен с первьгл входом элемента ИЛИ, а выходы второго элемента И и второго элемента ИЛИ-НЕ и входы синхронизации 0триггера и первого элемента И являются соответственно выходами сброса и разрешения счета, вторым входом меток времени и входами переполнения блока формирования интервалов счета.!

234985

)234985

Г1ШЛ

Составитель В. Слепаков

Редактор К. Волощук Техред И.Попович Корректор Е. Рококо

Тираж 624 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб,, д. 4/5

Заказ 299I/59

Лроизяодственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4