Арифметическое устройство

 

Изобретение относится к вычислительной технике и может быть использовано при построении быстродействующих вычислительных устройств. Целью изобретения является повьшение быстродействия. Устройство содержит регистр множимого, промежуточный регистр, группы преобразователей двоичного кода в непозиционный код, сумматор, группу преобразователей непозиционного кода в двоичный код, сдвиговый регистр множителя, сдвиговый регистр частичных произведений , группу коммутаторов, блок управления и соответствующие связи. 1 з.п. ф-лы, 4 ил. ISD со Од со

СО1ОЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

„.SU„„1236473 А 1 (gg 4 С 06 F 7/72 с

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

flO ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3820001/24-24 (22) 30 11,84 (46) 07.06. 86. Бюл. У 21 (72) В.Г.Евстигнеев, O,В.Евстигнеева и А.Н.Кошарновский (53) 681.3(088.8) (56) Авторское свидетельство СССР

11 1120325, кл. G 06 F 7/12, 1983.

Каган Б.М. Электронные вычислительные машины и системы. М.: Энергия, 1979, с ° 200, рис. 6-4. (54) АРИФМЕТИЧЕСКОЕ УСТРОЙСТВО (57) Изобретение относится к вычислительной технике и может быть использовано при построении быстродействующих вычислительных устройств.

Целью изобретения является повышение быстродействия. Устройство содержит регистр множимого, промежуточный регистр, группы преобразователей двоичного кода в непозиционный код, сумматор, группу преобразователей непозиционного кода в двоичный код, сдвиговый регистр множителя, сдвиговый регистр частичных произведений, группу коммутаторов, блок управления и соответствующие связи. 1 з.п. ф-лы, 4 ил.

1 123

Изобретение относится к вычислительной технике и может быть использовано при построении быстродействующих вычислительных устройств.

Целью изобретения является повышение быстродействия.

На фиг. pe TB Ha схема арифметического устройства; на фиг. 2 схема разряда сумматора; на фиг. 3 диаграмма алгоритма операции умножения, на фиг. 4 — диаграмма алгоритма операции сложения.

Арифметическое устройство (фиг.l) содержит п-разрядный двоичный регистр

1 множимого, и-разрядный двоичный промежуточный регистр 2, первую 3 и вторую 4 группы из m преобразователей двоичного кода B непозиционный код, m-разрядный сумматор 5, группу

6 из m преобразователей непоэиционного кода н двоичный код, и-разрядный двоичный сдвигоный регистр 7 множителя, (и+1)-разрядный двоичный сдвиговый регистр 8 частичных произведений, группу 9 H m k-разрядных коммутаторов, микропрограммный блок 10 управления, входы 11 и 12 первого и второго операндов устройства, выходы 13 и 14 старших и младших разрядов результата устройства.

Разряд сумматора 5 (фиг. 2;) содержит узел 15 формирования суммы, узел 16 формирования суммы, увеличенной на единицу, узел 17 формиронания суммы, уменьшенной на основание позиционной системы счисления, узел 18 формирования суммы, увеличенной на единицу и уменьшенной на основание позиционной системы счисления, схемы 19 и 20 сравнения с константой; первый 21, второй 22, третий

23,четвертый 24, пятый 25, шестой

26, седьмой 27 и восьмой 28 элементы И; первый 29, второй 30, третий

3l, четвертый 32 и пятый 33 элементы

ИЛИ; коммутатор 34, информационные входы 35 и 36, выход 37 суммы, вход

38 переноса, выход 39 переноса, Арифметическое устройство работает следующим образом.

Умножение производится младшими разрядами вперед по методу многократного сдвига и сложения множимого в зависимости от значения очередного разряда множителя, сдвигаемого в процессе умножения (фиг. 3).

На блок !О управления задается код операции "Умножение" (Xl, затем подается сигнал Пуск!, запускающий

6473 блок 10 управления, который начинает формировать последовательность управляющих импульсов. Сигналом с четвертого выхода блока 10 управления обнуляются регистры 7 и 8, а сигналом с пятого ныхода — обнуляется регистр 2 ° Сигналами с первого и второго выходов в регистры 1 и 7 заносятся двоичные коды множимого и мноI 0 жителя соответственно. Содержимое регистра 1 множимого группами по Кразрядов на преобразователях 4 группы преобразуется в позиционно-остаточный код нида ! Я

А=) (с,а,. °,,с1 ) S, S=2 .! -

20 где г — количество оснований СОК, по которым группа из К двоичных разрядов предстанляется кодом СОК таких, что

2S Р=П P

r:1

С выходов преобразователей 4 позиционно-остаточный код множимого поступает на первые входы соответствующих разрядов сумматора 5, на втой рые входы которых поступает позиционно-остаточный код с преобразователем 3 (н начале он равен нулю). Результат сложения с сумматора 5 поступает на соответствующие преобразователи 6 группы, с выхода которых двоичный код поступает на информационные входы двоичного сдвигоногo регистра 8.

Если младший разряд множителя (регистра 7)ранен единицу, то по управляющему входу Занесение с третьего выхода блока 10 управления информация с информационных входов регистра 8 заносится в него, и по ,5 сигналу с шестого выхода блока 10 управления, поступающему на тактовые входы сцвига регистров 7 и 8, их содержимое сдвигается на один двоичный разряд вправо, при этом старший (левый ) разряд регистра 8 обнуляется.

Если младший разряд множителя

< регистра 7) равен нулю, то по сигналу с шестого выхода блока 10 управления, поступающему на тактовые входы !

15 сдвига регистров 7 и 8, их содержимое сдвигается на один двоичный разряд вправо, при э! ом старший (левый) разряд регистра 8 обнуляется.

3 !236

В следующий момент времени содержимое регистра 8, поступающее на первые информационные входы коммутаторов 9 группы, с помощью управляющего сигнала, поступающего с седьмого выхода блока 10 управления, поступает на их выходы и далее на информационные входы двоичного промежуточного регистра 2. Таким образом, на информационных входах регистра 2 находится первое частичное произведение, которое с помощью управляющего сигнала с пятого выхода блока 10 управления заносится в этот регистр 2.

С этого момента начинается второй цикл работы устройства, когда на сумматоре 5 складывается множимое с первым частичным произведением. Всеro таких циклов столько, сколько двоичных разрядов в множителе. По окончании последнего цикла в регист— ре 8 находятся старшие разряды произведения (выход 13), а на регистре 7 — младшие разряды произведения (выход 14).

Сложение (фиг. 4) начинается с подачи на четвертый вход блока 10 управления кода операции сложение" (+) . Затем подается сигнал "Пуск", запускающий блок 10 управления. Сигналом с четвертого выхода блока 10 управления обнуляются регистры 7 и 8, сигналами с первого и второго выходов в регистры 1 и 7 заносятся двоичные коды операндов.

При нулевом значении сигнала с седьмого выхода блока 10 управления содержимое регистра 7 через вторые информационные входы коммутаторов

9 группы передается на их выход и

40 далее на информационные входы двоичного промежуточного регистра 2. По сигналу с пятого выхода блока 10 управления второй операнд заносится в регистр 2, откуда поступает на пре45 образователи 3, где преобразуется в позиционно-остаточный код и поступает на вторые входы соответствующих разрядов сумматора 5, на первые входы которого с регистра 1 через преобразователи 4 поступает первый one50 ранд в позиционно-остаточном коде.

В сумматоре 5 образуется сумма

С=А+В по правилу

473 4 где f — сиГнал переноса из млад4 шего S разряда в старший.

Сумма с выходов соответствующих разрядов сумматора 5, поступает в преобразователи 6, где из позиционно-остаточного кода преобразуется в двоичный код. С выходов преобразователей 6 сумма в двоичном коде поступает на информационные входы регистра 8 и по сигнал с третьего выхода блока 10 управления заносится в этот регистр, с выхода которого поступает на первый 13 выход устройства.

Рассмотрим более подробно работу одного разряда сумматора 5. Узлы 1518 выполняют по модулю соответственно,суммиравание значений на информационных входах 35 и 36, суммирование значений на информационных входах 35, 36 с единицей, суммирование значений на информационных входах

35, 36 и вычитание иэ полученной величины значения основания позиционной системы счисления, суммирование значений на информационных входах

35 и 36 с единицей и вычитание из полученной величины значения основа" ния позиционной системы счисления,.

Ввиду малой величины оснований указанные узлы целесообразно выполнить табличного типа на основе ПЗУ.

Схема 19 сравнения с константой формирует парафаэное значение переноса при условии, что входная величина больше или равна значению основания позиционной системы ;".числения.

Схема 20 сравнения с константой формирует парафазное значение переноса при условии, что входная величина равна значению основания позиционной системы счисления, уменьшенному на единицу. Схемы 19 и 20 с константой могут быть реализованы на основе ПЗУ либо комбинационной логикой. Значение суммы в виде двоична-кодированного кода СОК и парафазное значение переноса снимаются с выхода коммутатора 34 и элементов ИЛИ 32 и 33.

Блок 10 управления устройства является стандартным микропрограммным блоком управления, функционирование которого описывается алгоритмами (фиг. 3 и 4) . если а +b +f. r S +1 а. +b„+f . ; „У

С. = а. +b +f -S

J41

55 если а. +Ь. +f с Я .J J+1

Формула изобретения

Арифметическое устройства, содержащее п-разрядный двоичный регистр множимого, состоящий из m k123б473

30 разрядных групп (п=т 1с), и-разрядный дноичный сдвиговый регистр множителя, состоящий из ш k-разрядных групп, и-разрядный двоичный промежуточный регистр, состоящий иэ m.k-разрядных групп, (n+1)-разрядный двоичный сдвиговый регистр частичных произведений, состоящий из m k-разрядных групп m-разрядный сумматор и микро10 программный блок управления, причем выходы и младших разрядов и выход младшего разряда (и+1)-разрядного двоичного сдвигового регистра частичных произнедений соответственна являются выходом старших разрядов результата устройства и подключены к сдниговому входу старшего разряда п-разрядного двоичного сдвигового регистра множителя, входы первого и второго операндов устройства соединены соответственно с информационными входами и-разрядных двоичных регистров множимого и сднигового регистра множителя, выходы которого являются выходом младших разрядов результата устройства, выход младшего разряда п-разрядного двоичного регистра множителя подключен к первому входу микропрограммного блока управления, второй вход которого является входом пПуск" устройства, третий вход блока упранления является входом "Умножение устройства, входы записи и-разрядных двоичных регистра множимого и сдвигового регистра множителя, а также и младших разрядов (и+1)-разрядного двоичного сдвигоного регистра частичных произведений подключены соответственно к выходам первого, второго и третье40 го управляющих полей микропрограммного блока управления, входы обнуления и-разрядного двоичного регистра множителя и (n+l)-разрядного двоичного сдвигового регистра частиц45 ных произведений обьединены и подключены к выходу четвертого управляющего поля микропрограммного блока управления, вход занесения п-разрядного двоичного промежуточного ре- "0 0 гистра подключен к выходу пятого управляющего поля микропрограммного блока управления, тактовые входы иразрядного двоичного сдвигового регистра множителя и (n+1)-разрядного двоичного сдвигового регистра частичных произведений обьединены и подключены к выходу шестого управляющего поля блока микропрограммного управления, ныход переноса р-го разряда сумматора соединен с входом переноса (p-1)-го (p,...,2) разряда сумматора, выход переноса старшего разряда сумматора подключен к информационному входу старшего разряда (и+1)-разрядного двоичного сдвиговога регистра частичных произведений, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия оно содержит первую и вторую группы из m преобразователей двоичного кода н непоэиционный код, группу иэ т преобразователей непозиционного кода н двоичный код, группу из mk-разрядных коммутаторов, группа ныходон которых подкпючена соответственно к группе информационных входов п-разрядного двоичного промежуточного регистра, группа выходов которого подключена соответственно к группе входов преобразователей двоичного кода в непозиционный код первой группы, группа выходов и-разрядного двоичного регистра множимого подключена к группе входов преобразователей двоичного кода в непоэиционный код второй группы, выходы которых подключены к первым информационным входам соответствующих раэрядон m-раэряднога сумматора, вторые информационные входы которых подключены к выходам соответствующих преобразователей двоичного кода н непоэиционный код первой группы, выходы разрядов иразрядного сумматора подключены к нхоцам соответствующих преобразователей непозиционного кода в дноичный код группы, выходы которых подключены к информационным входам соответствующих групп (n+1)-разрядного дноичного сдвигоного регистра частичных произведений, кроме нулевого разряда, группа выходов которого подключена соответственно к первой группе информационных входов коммутаторов группы, вторая группа информационных входов которых подключена соответст-. венно к группе выходов п-разрядного двоичного сднигового регистра множителя, управляющие входы коммутаторов группы саединеныс выходом седьмого уп— ранляющего полямикропрограмного блока управления, четвертый нходкоторого является входом Сложение устрсйства.

2. Устройство по п. 1, о т л и ч а ю щ е е с я тем, что разряд ml236473 разрядного сумматора содержит узлы формирования суммы, суммы, увеличенной на единицу, суммы, уменьшенной на основание позиционной системы счисления, суммы, увеличенной на еди- ницу и уменьшенной на основание позиционной системы счисления, две схемы сравнения с константой, восемь элементов И, пять элементов ИЛИ и коммутатор, причем выход коммутатора является выходом разряда m-разрядного сумматора, информационные входы которого подключены к соответс ствующим входам узлов формирования суммы, суммы, увеличенной на единицу, суммы, уменьшенной на основание позиционной системы счисления, суммы, увеличенной на единицу и уменьшеной на основание позиционной системы счисления, выходы которых соединены соответственно с первым, вторым, третьим и четвертым информационными входами коммутатора, вьжод узла формирования суммы соединен с входами первой и второй схем сравнения с кон- д стантой, инверсный выход первой схемы сравнения с константой соединен с первыми входами элементов И с первого по четвертый, прямой выход первой схемы сравнения с константой соединен с первыми входами элементов И с пятого по восьмой, вторые входы первого, третьего, четвертого, пятого и седьмого элементов И соединены с инверсным выходом второй схемы сравнения с константой, прямой выход которой соединен с вторыми входами второго, шестого и восьмого элементов И, третьи входы первого, второго, пятого и шестого элементов

И соединены с инверсным входом переноса разряда m-разрядного сумматора, прямой вход переноса которого соединен с третьими входами третьего, четвертого, седьмого и восьмого элементов И, выходы первого и второго элементов И соединены через первый элемент ИЛИ с первым управляющим входом коммутатора, второй, третий и четвертый управляюшие входы которого соединены соответственно с выходами третьего элемента И, второго и третьего элементов ИЛИ, выходы четвертого, пятого и шестого элементов И соединены соответственно с входами второго элемента ИЛИ, выходы седьмого и восьмого элементов И соединены соответственно с входами третьего элемента ИЛИ, выходы первого элемента ИЛИ и третьего элемента И соединены соответственно с входами четвертого элемента ИЛИ, выход ко— торого является инверсным выходом переноса разряда ш-разрядного сумматора, прямой выход переноса которого. соединен с выходом пятого элемента

ИЛИ,первый и второй входы которого соединены соответственно с вьжодами второго и третьего элементов ИХИ

1236473

}м

@ere. Р

"236473

Составитель А.Клюев

Техред

Редактор Г.Волкова

Корректор В.Бутяга

Заказ 3091/51

Производственно-полиграфическое предприятие, r. Ужгород, ул, Проектная, 4

Тираж 671 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

1!3035, Москва, Ж-35, Раушская наб., д. 4/5 (1Г) дх)