Устройство для контроля цифровых блоков

 

Изобретение относится к вьгчислительной технике, в частности к аппаратам контроля цифровых узлов вычислительных машин и средств цифровой автоматики. Цель изобретения - повьпление быстродействия устройства. Устройство содержит узел коммутации, регистр теста, дешифратор, блок сравнения, группу мультиплексоров, генератор псевдослучайной последовательности , блок анализа, блок уп равления, контролируемый цифровой блок Процесс контроля разбит на два этапа. Первый этап - установление последовательностных цепей контролируемого блока в исходное состояние . Второй этап - анализ по методу сигнатурного анализа, 8 ил. с S

082 А1

СОЮЗ СОВЕТСНИХ

ИЖИАЛИСТИЧЕСНИХ

РЕСГЪВЛИН сю а» (52» 4

ОПИСАНИЕ ИЗОБРЕТ

И АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР по делАм изОБРетений и ОтнРытий (21) 378681 !/24-24 (22) 01.09.84 (46) 15.06.86. Бвл. У 22 (72) В.В.Богданов, В.С.Лупиков, Б.С.Иаслеников и С.С.Спиваков (53) 681.3(088.8) (56) Авторское свидетельство СССР

»2 - 643877, кл. С 06 F 1l/08, 1976.

Авторское свидетельство СССР

Р 968816, кл. G 06 F 11/16, 1981. (54) УСТРОЙСТВО Д31Я КОНТРОЛЯ ЦИФРОВЫХ БЛОКОВ (57) Изобретение относится к вычислительной технике, в частности к аппаратам контроля цифровых узлов вычислительных машин и средств цифровой автоматики. Цель изобретения— повышение быстродействия устройства.

Устройство содержит узел коммутации, регистр теста, дешифратор, блок сравнения, группу. мультиплексоров, генератор псевдослучайной .последовательности, блок анализа, блок управления, контролируемый цифровой блок. Процесс контроля разбит на два этапа.. Первый этап — установление последовательностных цепей контролируемого блока в исходное состояние. Второй этап — анализ по методу сигнатурного анализа. 8 ил .

1238082

Перад началом работы сигналом по входу установки 9 все блоки устройства приводятся в исходное состояние.

При этом регистр 20 сдвига и регистр

25 13 теста устанавливаются в исходную кодовую комбинацию, например,111...1.

В блоке 7 анализа обнуляется регистр

23. В блоке S управления по сигналу

Ф начальной установки обнуляются триггеры 27 и 28, а на шину задания числа тестов 36 и шину задания чис.".а начальных установок 37 записываются коды п, и,, и„, которые соответствуют числу кодов генератора псевдослучайной последовательности 6, ис35 пользуемых для приведения контролируемого цифрового блока 10 в начальное состояние, а п соответствует числу псевдослучаййых кодов, используемых для формирования контрольного кода цифрового блока 10. В блоке 8 управления сигнал логического "0" с выхода триггера 27 поступает на вход в ус;.ановки в нулевое состояние триг45 гера 26 и обнуляет его. В свою очередь сигнал логического "0" с выхода триггера 26 запрещает прохождение тактовых импульсов от генератора 25 тактовых импульсов через элемент И 19 на входы элементов И 30-32. В узле

50 коммутации 1 перед началом работы устройства осуществляется установка переключателей 12-1, 12-2, ..., 12-и в положение, зависящее от назначения соответствующих выводов контролируе55 мого блока 10 вход или выход. Переключатель 12-k. (k = 1, 2, ... n) включается, если k-й вывод контроли-. руемого узла 10 является входом.

Изобретение относится к вычислительной технике, в частности к аппаратуре контроля цифровых узлов вычислительных машин и средств цифровой автоматики.

Цель изобретения — повышение быстродействия устройства.

На фиг. 1 приведена структурная схема предлагаемого устройства для контроля цифровых блоков (ЦБ), на фиг. 2 — пример- реализации узла коммутации на фиг. 3 — пример реализации регистра теста, на фиг. 4 — пример реализации дешифратора, на фиг. 5 — пример реализации блока сравнения, на фиг. 6 — пример реализации генератора псевдослучайной последовательности, и@ фиг, 7 — пример реализации блока анализа, на фиг. 8 — пример реализации блока управления.

Устройство для контроля цифровых узлов (фиг. 1) содержит узел 1 коммутации, регистр 2 теста, дешифратор

3, блок 4 сравнения, группу мультиплексоров 5-1, 5-2, ..., 5-и (и— число входов-выходов ЦБ), генератор

6 псевдослучайной последовательности блок 7 анализа, блок 8 управления, 1 вход 9 установки, контролируемый цифровой блок 10.

Узел коммутации 1 содержит (Фиг.2) группу коммутаторов 11 (11-1, 11-2, ..., 11-п}, группу переключателей

12-1, 12-2, ..., 12-п.

Регистр 2 теста (фиг. 3) содержит регистр 13 и и сумматоров по модулю два 14-1, 14»2, ..., 14-п.

Дешифратор 3 (фиг. 4) содержит элементы И 15-1„ 15-2, . ° ., 15-(n-1) и элементы HE 16-1, }6-2, ..., 16(n-1) .

Блок сравнения 4 (фиг. 5) содержит элементы ИЛИ-HE 17 и и сумматоро по модулю два 18-1, 18-2, ..., 18-п.

Генератор псевдослучайной последовательности 6 (фиг. 6) содержит сумматор 19 по модулю два и регистр

20 сдвига.

Блок 7 анализа (фиг. 7) сод ржит блок 2! индикации, сумматор 22 по модулю два, регистр 23 и группу 24 сумматоров по модулю два.

: Блок 8 управления (фиг. 8) содер жит генератор 25 тактовых импульсов, триггеры 26-.28, элементы И 29-32, элемент HE 33, счетчики 34 и 35, шину 36 задания числа тестов, шину 37 задания числа начальных установок, вход 38 запуска.

Все узлы и элементы устройства. для контроля цифровых блоков могут быть реализованы на микросхемах серии 133, в частности коммутаторы

11-1, 11-2, ..., 11 п могут быть выполнены на повторителях с тристабнльными выходами. 133ЛП8, регистры 13, 20 и 23 — на D-триггерах 133TN2 триггер 26 — на микросхеме 133ТМ2 триггеры 27 и 28 — на элементах

И-НЕ 133ЛАЗ, 133JIA4, вычитающие счетчики 34 и 35 — на микросхемах

133ИЕ7. В качестве переключателей

12-1, 12-2, °, 12-и могут быть использованы переключатели типа П2К.

Устройство работает следующим образом.

3 1238082 4

В .противном случае переключатель ка того же типа, что и контролируе12-k остается в выключенном состоя- мый, то блок 10 признается исправным. нии (на фиг. 2 переключатели 12-1, В противном случае этот блок счита-. т 1

12-2, ..., 1 -11 показаны в выключен- ется неисправным. Эталонный контном состоянии) . Если k-й вывод конт- 5 рольный код фиксируется в конструкролируемого блока 10 является входом, торской документации на узел наприт т . Ф

12- с о выход .включенного переключателя . мер в технических условиях Для npo-k соединен с шиной логического ведения второго этапа используется

«О™ Си тт тт

Сигнал логического 0 от пере- It псевдослучайных кодов генератора ключателя 12-k поступает на управляю- 10 6 псевдослучайной последовательности. щие входы соответствующего коммута- Число и выбирается из расчета т

2 че третора 11-k группы коммутаторов и муль- буемой глубины контроля цифрового типлексора 5-k группы мультиплексо- блока 10 и определяется эксперименров. При этом коммутатор 11-k форми- тально. рует на своем выходе сигнал, совкада нй с 1т-м выходны сигналом ре- Начало Работы усТРойства задается гистра 13 теста, а мультиплексор 5-ь сигналом, поступающим на вход 38 заподключает к соответствующему входу пуска блока 8 УпРавлениЯ. Этот сигразрядного сравнения блока 4 сравне- нал Устанавливает триггер 27 в единия k-A выход генератора псевдослу- 2 ничное состояние. Сигнал логической чайной последовательности 6. Если "1" с ВьЦ ОДа тРиггеРа 27 ПОДаетсЯ на

k-й вывод контролируемого блока 10 ииформационный вход триггера 26 ° ПЕявляется выходом, то подвижный кон- РеДний фРонт тактового импульса от такт переключателя 12-1, подключен к генеРатоРа 25 тактовых импУльсов посшине логическогО потенциала устрОЙст 25 T òïßeT на ВХОД синхРОнизадии тригге ва. Сигнал логичесой единицы от ра 26 и устанавливает его в единичное . переключателя 12-1 поступает на уп- еостоЯние. Сигнал логической "1тт с равляющие входы коммутатора 11-k u выхода триггера 26 разрешает прохожмультиплексора 5-k. Выход коммутато- дение тактовых импУльсов от генерара 11-k переходит в высокоимпеданс- тоРа 25 тактовых импульсов через

30 ное состояние и отключается от k-го элемент И 29 на входы элементов вывода контролируемого блока 10. . И 30-32. С этого момента начинается мультиплексор 5-k подключает к входу процесс формирования тестовых возразрядного сравнения блока 4 сравне- действий длЯ контРолиРУемого цифРовония k и В, од реГистра 13 теста. ro блока 10. Псевдо Учайные коды

35 е

Процесс контроля цифрового блока 5 фоРМИРУе е генеРа ОРом 6 псевДОУ10 в устройстве разбит на два этапа. чайной п слеДОВательности, переДаютНа первом этапе осуществляется ся через мультиплексоры 5-1, 5-2, установка элементов памяти (тригге- ..., 5-и гРУппы, блок 4 сравнениЯ ров, регистров, счетчиков) контроли- В P«Hcтр 13 еста, сигналы. с выхоруемого блока 10 в начальное состоя- Дов котоРого чеРез Узел коммУтаЦии

40 ние. Это необходимо для получения 1 постУпают на входы контРолиРУемооднозначньх. Результатов контроля. го блока 1О. ПеРеДача коДов генеРаПри проведении первого этапа контро- тора 6 псевдослучайной последователь-. ля используется и, псевдосл айных ности в регистр 2 теста осуществлякодов генератора 6 псевдослучайной ин 45 ся следующим образом. Блок 4 сравпоследовательности. fHGJIo 11, 3ВВНсНТ нения производит поразрядное сравне- . от структуры контролируемого блока ние кода, содеРжащегосЯ в. РегистРе

10 и подбирается экспериментально. теста 2.с кодом, установленным на выкодах мультиплексоров 5-1, 5-2, На втором этапе контроля в процес-50 5-и группы Есл k-""

u -и вывод контролисе тестирования цифрового блока. 10 руемого блока 10 является выходом, в блоке 7 анализа формируется конт- то мультиплексор 5-k подключает к рольный код, с помощью кото ого iso

Р о входу разрядного сравнения блока 5 окончании контрсля делается вывод о сравнения к-й выход регистра 2 теста. работоспособности цифрового блока 10 ° 55 Т б аким о разом, на оба входа сумматоЕсли полученный при контроле код сов- а 18-k падает с эталонным ко о ра — по модулю два блока 4 срав я за ане дом, снятым нения поступает сигнал kдл р е исправного цифрового бло« да регист 2 о с -ro выхора теста. Поэтому на вы1238082 ходе этого сумматора постоянно формируется сигнал равенства — логический "0". Если k-й вывод контролируемого блока 10 является входом, то

5 мультиплексор 5-k подключает к входу блока 4 сравнения k-й выход генератора 6 псевдослучайной последовательности. При этом блок 4 сравнения формирует сигналы поразрядного сравнения содержимого регистра 2 теста и генератора псевдослучайной последовательности для тех разрядов, которые соответствуют входам контролируемого цифрового блока 10. Сигналы с выходов разрядов сравнения блока

4 сравнения поступают на входы дешифратора 3, который из числа несов. падающих разрядов кодов выбирает один .с наибольшим приоритетом и фор- Zp мирует на соответствующем выходе сигнал логической "1", а на остальных

tl tt выходах — сигнал логического 0

Сигналы с выходов дешифратора 3 поступают на входы сумматоров по моду- 25 лю два 14-1, 14-2, ..., 14-и регистра теста 2. Каждый из сумматоров

14-1, 14-2, ..., 14-и формирует на своем выходе сигнал, совпадающий с соответствующим сигналом на выходе регистра 13, если на вход этого сумматора подается сигнал логического

"0" от дешифратора 3, или сигнал, инверсный по .отношению к. сигналу на выходе РегистРа 13, если на вход сум- З оратора подается, сигнал логической

"1" от дешифратора 3. По заднему фронту синхроимпульса, поступающего на вход синхронизации регистра 2 теста с выхода элемента И 30 блока 8 4О управления, происходит запись кода с выходов сумматоров Ito модулю два

14-1, 14-2, ..., 14-и в регистр 13.

Поскольку с дешифратора 3 выдается лишь один сигнал логической единицы, то каждый синхроимпульс производит изменение только одного из разрядов регистра теста 2, значение кода в котором не совпадает с кодом генератора 6. Описанный процесс происходит до тех пор, пока код в регистре 2 теста не совпадет с кодом генератора псевдослучайной последовательности в части разрядов, которые используют- ся для формирования входных сигналов коФгролируемого блока 10. При этом на выходе элемента ИЛИ-НЕ 7 (выход— совпадение по всем разрядам) блока сравнения формируется сигнал равенства кодов — логическая "1", которая поступает на вход элемента НЕ 33 блока 8 управления и запрещает прохождение тактовых импульсов через элемент И 30 на вход синхронизации регистра теста 2 и разрешает прохождение тактовых импульсов через элемент

И 32 на вход синхронизации генератора 6 псевдослучайной последовательности. По заднему фронту тактового импульса, поступившего на вход синхронизации генератора 6 псевдослучайной последовательности, происходит смена кодовой .комбинации на его выходах. Состояние регистра 2 теста и генератора 6 псевдослучайной последовательности вновь не совпадают.

Поэтому на выходе элемента ИЛИ-НЕ 17 блока 4 сравнения формируется сигнал неравенства. — логический "0", который в блоке 8 управления запрещает прохождение тактовых импульсов через элемент И 32 на вход синхронизации генератора 6 псевдослучайной последовательности и разрешает прохождение тактовых импульсов через элемент

И 30 на вход синхронизации регистра

2 теста. Далее повторяется процесс передачи нового псевдослучайного ко" да с выходов генератора 6 псевдослучайной последовательности через группу мультиплексоров 5, блок 4 сравнения, дешифратор 3 в регистр 2 теста. Формируемые таким образом тестовые воздействия с выходов регистра 2 теста проходят через коммутаторы l2 группы узла 1 коммутации на входы контролируемого цифрового блока

10 и осуществляют установку элементов памяти. блока 10 в начальное состояние. Каждый тактовый импульс с выхода элемента И 32 блока 8 управления, вызывающий смену кода на выходах генератора 6 псевдослучайной последовательности, поступает также на вычитающий вход счетчика 35, уменьшая его содержимое на единицу.

После прохождения п тактовых импульсов через элемент И 32 счетчик

35 обнуляется. Сигнал с нулевого выхода этого счетчика устанавливает в единичное состояние триггер 28 ° Сигнал логической "1" с выхода триггера 28 разрешает прохождение тактовых импульсов через элемент И 31 на вход синхронизации регистра 23 блока 7 анализа. На этом завершается первый

1238082 этап контроля цифрового блока 10. В течение этого контрольный код в блоке 7 анализа не формировался. Теперь после установки в начальное состояние цифрового блока 10 начинается формирование контрольного кода в блоке анализа 7. Тестовые воздействия и реакция с выводов контролируемого цифрового блока 10 поступают на вхо- 10 ды сумматоров 24 по модупю два группы блока 7 анализа. Каждый из сумматоров 24 группы формирует свертку по модулю два сигналов с выводов контролируемого блока 10 и сигнала с вы- 15 хода регистра 23. После того как на выходе элемента ИЛИ.-HE 17 блока 4 сравнения появляется сигнал равенства кодов, через элемент И 31 блока

8 управления проходит тактовый им- . 20 пульс на вход синхронизации регистра

23 блока 7 формирования контрольного кода. При этом в регистр 23 записы вается код, сформированный сумматорами 24 по модулю два группы, тем самым фиксируется реакция контролируемого блока 10 на поданные тестовые воздействия. Запись реакции контролируемого. блока 10 в блоке 7 анализа осуществляется одновременно со 30 сиеной кода на выходах генератора

6 псевдослучайной последовательности.

Тактовый импульс с выхода элемента

И 31 поступает также на вычитающий вход счетчика 34, уменьшая его содержимое на единицу. После прохождения и< тактовых импульсов через элемент И 31 счетчик 34 обнуляется. Сигнал логического "0" с нулевого выхода счетчика 3 обнуляет триггер 27, который в свою очередь сигналом логического "0" своего выхода обнуляет триггер 26. Сигнал логического "0". с выхода триггера 26 запрещает прохождение тактовых импульсов от гене- 45 ратора 25 тактовых импульсов через элемент И 39. На этом завершается процесс контроля цифрового блока

10, Сформированный в блоке 7 анализа контрольный код выводится на индикаторы блока 21 индикации блока 7 анализа. Оператор сравнивает полученный контрольный код с эталонным кодом и делает вывод о работоспособности блока 10, 55

Формула изобретения

Устройство для контроля цифровых блоков, содержащее генератор псевдо- случайной последовательности, блок анализа, регистр теста блок управ1

У ления, блок сравнения, причем блоканализа содержит группу сумматоров „. по модулю два, а блок управления со-, I, держит генератор тактовых импульсов;. первый и второй триггеры первый и - 1,4 "

Р 1 второй элементы И, первый счетчик, причем выход первого элемента И соединен с входом синхронизации регистра теста, выход второго элемента И соединен с синхровходом генератора псевдослучайной последовательности и вычитающим входом первого счетчика, выход первого триггера соединен с первым входом второго элемента И, первая группа информационных входов разрядов сравнения блока сравнения соединена с группой выходов регистра теста, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия, оно содержит дешифратор, группу мультиплексоров, узел коммутации, припричем блок управления содержит второй счетчик, третий и четвертый элементы И, элемент HE и третий триггер, блок анализа содержит регистр, сумматор по модулю два и блок индикации, а узел коммутации содержит группу коммутаторов и группу переключателей, причем группа информационных входов коммутаторов соединена с группой выходов регистра теста и с группой первых информационных входов соответствующих мультиплексоров группы, группа выходов которых соединена с второй группой информационных входов разряда сравнения блока сравнения, вход сброса регистра теста соединен с входом сброса устройства, с входом сброса генератора псевдослучайной последовательности, инверсным единичным входом второго триггера, нулевым инверсным входом первого триггера и инверсными входами синхронизации первого и второго счетчиков, группа информационных входов второго счетчика соединена с шиной задания числа тестов, вычитающий вход второго счетчика соединен с выходом третьего элемента И, выход первого триггера соединен с первым. входом третьего элемента И, второй вход третьего элемента И соединен с выходом,совпадения по всем разрядам сравнения блока сравнения, с первым входом второго элемента И и через элемент HE c

1?38082 первым входом первого элемента И, группа информационнык входов первого счетчика соединена с шиной задания числа начальных. установок контролируемого цифрового блока, нулевые выходы первого и второго счетчиков соединены с инверсным единичным входом триггера и инверсным нулевым входом второго триггера соответственно, единичный инверсный вход второго триггера соединен с входом запуска устройства, выход второго триггера блока управления соединен с информационным входом и с инверсным нулевым входом третьего триггера, выход которого соединен с первым входом четвертого элемента И, второй. вход которого соединен с выходом генератора тактовых импульсов и с входом синхронизации третьего триггера, выход четвертого элемента И соединен с вторым входом первого элемента И, с ,третьим входом третьего элемента И и вторым входом второго элемента И, информационные входы регистра теста соединены с соответствующими выходами дешифратора, группа вторых информационных входов мультиплексоров группы соединена с группой выходов генератора псевдослучайной последовательности, первые и вторые неподвижные контакты переключателей груп пы подключены к шинам единичного и нулевого потенциала устройства, под5 вижные контакты переключателей группы соединены с управляющими входами соответствующих коммутаторов группы и с соответствующими управляющими входами мультиплексоров группы, ин10 формационные выходы коммутаторов группы соединены с соответствующими входами-выходами контролируемого цифрового блока и первыми входами сумматоров по модулю два группы блока анализа, выходы разрядов сравнения блока сравнения соединены с соответствующими информационными входами дешифратора, выходы регистра блока анализа соединены с соответствующими информационными входами блока индикации и кроме первого выхода соединены с вторыми входами сумматора по модулю два блока анализа, выход сумматора по модулю два блока

25 анализа соединен со вторым входом первого сумматора по модулю два группы блока анализа, выходы регистра блока анализа соединены с вторыми входами с второго по я -й (где щб И вЂ” число входов-выходов контролируемого цифрового блока) сумматоров по модулю два группы блока анализа.

1238082

1238082

1,238082

Р

Составитель А.Сиротская

Техред Л.Сердюкова Корректор В.Бутяга

Редактор М.Недолуженкг Заказ 3293/50

Тираж 671 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, r. Ужгород; ул. Проектная, 4