Устройство управления для селекторного канала

 

Изобретение относится к области вычислительной техники и может быть использовано при разработке системы ввода-вывода ЭВМ с микропрограммным управлением каналами ввода-вывода. Целью изобретения является повьшение скорости передачи данных канала при работе с цепочкой данных за счет предварительной выборки следующего управляющего слова канала. Устройство содержит первый-и второй регистры флажков, коммутатор флажков, первый и второй счетчики адреса буфера, коммутатор счетчиков адреса буфера, первый и второй счетчики байтов буфера, коммутатор счетчиков байтов буфера, узел модификации, первый и второй регистры анализа счетчика байтов, ко.ммутатор счета байтов, первый и второй узлы сравнения, коммутатор сигнала сравнения, первый второй узлы нуля « счетчика, первый и второй коммутаторы нуля счетчика, блок переключения, узел занесения. 11 ил. W с (Х) 00 о со ел

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК цр 4 G Об Г 13/1? (21) 3723916/24-24 (22) 11.04.84 (46) 15.06.86. Бюл. ¹- 22 (72) В.А. Воронцов. В.В. Карпейчик, Б.В. Мазикин, В.М. Пронин, А.Г. Рымарчук и A.Ã. Яновская . (53) 681.3(088.8) (56) Авторское свидетельство СССР № 1003066, кл. G Об F 3/04,,1983.

Авторское свидетельство СССР

¹ 690472, кл. С 06 F 3/04, 1976. (S4) УСТРОЙСТВО УПРАВЛЕНИЯ ДЛЯ СЕЛЕКТОРНОГО КАНАЛА (57) Изобретение относится к области вычислительной техники и может быть использовано при разработке системы ввода-вывода ЭВМ с микропрограммным управлением каналами ввода-вывода.

„„ЯУ„, 1238095 А"

Целью изобретения является повышение скорости передачи данных канала при работе с цепочкой данных за счет предварительной выборки следующего управляющего слова канала. Устройство содержит первый и второй регистры флажков, коммутатор флажков, первый и второй счетчики адреса буфера, коммутатор счетчиков адреса буфера, первый и второй счетчики байтов буфера, коммутатор счетчиков байтов буфера, узел модификации, первый и второй регистры анализа счетчика байтов, коммутатор счета байтов, первый и второй узлы сравнения, коммутатор сигнала сравнения, первый второй узлы нуля счетчика, первый и второй коммутаторы нуля счетчика, блок переключения, узел занесения. 11 ил.

1238095 2

Изобретение относится к цифровой вычислительной технике и может быть использовано при разработке системы ввода-вывода ЭВМ, в частности для . управления работой аппаратуры обрамления буфера данных в селекторном канале.

Цель изобретения — повышение скорости. передаЧи данных при работе с цепочхой данных.:: 1

-Поставленная цель достигается тем, 1 что..во время смены УСК при работе с цепочкой данных канал одновременно может работать с двумя УСК. Одно

УСК используется для работы интерфейсом, а другое для работы с оперативной памятью.

На фиг, 1 представлена структурная схема устройства управления для селекторного канала, на фиг, 2— функциональная схема первого регистра признаков, второго регистра признаков, пятого коммутатора (показана коммутация флажка программно-. управляемого прерывания); на фиг.3 †> коммутация флажков цепочки команд, цепочки данных и подавления индикации неверной длины, а также коммутация флажков блокировки записи в память и флажка косвенной адресации, на фиг. 4 вЂ,функциональная схема первого счетчика,адреса,. второго счетчика адреса, первого коммутатора, на .фиг. 5 — функциональная схема первого счетчика байтов, блока модификации, второго счетчика байтов, второго коммутатора1 на фиг. 6 — первый регистр состояния счетчика байтов, второй регистр состояния счетчика байтов, первая схема сравнения, вторая схема сравнения, третий и четвертый коммутаторы ; на фиг. 7— первый дешифратор, второй дешифратор, шестой и седьмой коммутаторы," на фиг. 8 — таблица переключения выходов блока задания режимов обмена, на фиг. 9 — блок задания режимов обмена, на фиг. 10 — формирователь сигналов занесения на фиг. 11 распределение локальной памяти канала.

25 зо

Устройство управления (фиг ° I) содержит первый регистр 1 признаков, второй регистр 2 нриэнаков, первый счетчик 3 адреса, первый счетчик 4 байтов„ блок 5 модификации, первый регистр 6 состояния счетчика байтов, первую схему 7 сравнения, первый дешифратор 8, пятый коммутатор

9 флажков, второй счетчик tO .адреса, первый коммутатор l1, второй счетчик t2 байтов, второй коммутатор 13, второй регистр 14 состояния счетчика байтов, вторую схему 15 сравнения, третий коммутатор 16, четвертый коммутатор 17, второй дешифратор 18, шестой коммутатор 19, седьмой коммутатор 20, блок 21 задания режимов обмена, формирователь 22 сигналов занесения, шину 23 данных устройства, информационную шину 24 устройства, управляющую шину 25 устройства, управляющий вход 26 устройства, коммутирующий вход 27 устройства, шину 28 счетчика .байтов, адресную шину 29 устройства, первый управляющий выход 30 устройства, второй управляющий выход 31 устройства.

Блок 21 задания режимов обмена (фиг.9) содержит триггеры 32-36,элемент 37 сложения по модулю два, элементы И вЂ И 38-40, первый режимный выход 41, третий режимный выход 42, второй режимный выход 43,разрешающий выход 44, Формирователь, 22 сигналов занесения (фиг.10) содержит триггеры 45 и 46, элементы И-ИЛИ 47 и 48, элементы И 49 и 50, эпементы ИЛИ 51 и

52, второй выход 53 формирователя, третий выход 54 формирователя, первый выход 55 формирователя.

Первый регистр 1 признаков (фиг.2) содержит группу триггеров 56 и элемент И-ИЛИ 57. Второй регистр 2 признаков содержит группу триггеров 58 и элемент И-ИЛИ 59. Пятый коммутатор

4I1 9 содержит элемент И-ИЛИ 60, три элемента И-ИЛИ 61 (фиг.3а) и два элемента И вЂ И 62 (фиг.3б).

Первый счетчик 3 адреса (фиг.4) содержит реверсивный двоичный счетчик 63, элемент И вЂ И 64, элемент

ИЛИ 65-67. Второй счетчик 10 адреса содержит реверсивный двоичный счетчик 68 и элемент И-ИЛИ 69. Первый коммутатор 11 состоит из группы элементов И-ИЛИ 70 ° Первый счетчик 4 байтов (фиг.5) содержит реверсивный двоичный счетчик 71, элемент И 72,. элемент И-ИЛИ 73, элементы ИЛИ 74-76.

Блок модификации содержит сумматор

77, группу элементов И 78. Второй счетчик 12 байтов содержит реверсивный двоичный счетчик 79, элемент И 80, элемент И-HJIM 81. Второй коммутатор

3 1238095 ф

13 состоит из группы элементов или из второго регистра признаков по сигналам с выходов блока 2 1 задания

Первый. регистр б состояния счет- режимов обмена. Первый 3 и второй 10 чика бантов (фиг.б). содержит регистр счетчики адреса предназначены для у а83, элемент И-ИЛИ 84. Второй регистр 5 зания адреса байта в буфере (точнее состояния счетчика байтов 14 содержит в двойном слове буфера, для чего регистр 85, элемент И-ИЛИ 86. Первая достаточно трех разрядов) при записи схема 7 сравнения содержит группу в буфер байта данных с ШИН-А или при элементов 87 сложения по модулю два, чтении байта данных из буфера на элемент И 88. Вторая схема 15 сравне- 10 ШИН-K. ния содержит группу элементов 89 сло- Входы 81, S2 двоичных реверсивных жения по модулю два, элемент И 90. счетчиков служат для задания режима

Третий коммутатор 16 ; 00 — хранение 01

У элементов И-ИЛИ 91, элемент И 92. добавление единицы по сигналу на

Четвертый коммутатор 17 содержит эле- 15 входе С; 10 — вычитание единицы по мент И-ИЛИ 93. сигналу на входе С, 11 — занесение

Первый дешифратор 8 (фиг.7) со- информации с входа D по сигналу. на держит триггер 94, элемент И-ИЛИ 95, входе С..

Второи дешифратор 18 содержит триггер Первый коммутатор 11 предназначен

96 элемент И-ИЛИ 97

Э

ИЛИ 97. Щестои комму- 20 для коммутации выходов первого 3 и татор 19 содержит элемент И-ИЛИ 98. второго 10 счетчиков адреса на адСедьмой коммутатор 20 содержит эле- ресную шину 29 устройства и далее мент И-ИЛИ 99. в буфер, где определяет адрес байта

Информационная шина 24 устройства буфера. Первый 4 и второй 12 пятисодержит следующие линии: 100 — у5 разрядные счетчики байтов служат для сигнал микропрограммной установки подсчета байтов, находящихся. в бутригге а 87 101 р, 1 —, шина счетчика 1. фере. Второй коммутатор 13 служит для

102 — сигнал "Счетчик

"Счетчик равен нулю

tI, коммутации выходов первого 4 и втбро103 — шина константы для модифика- го 12 счетчиков байтов на вход блока. ции счетчика баитов в разделенном 5 модификации. Последний служит для

° . цикле. модификации первого 4 и второго 12 счетчиков байтов в разделенных цикУправляющая шина 25 устройства лах на константу, которая поступает содержит следующие линии: 104 — сиг- на информационный вход блока 5 модинал сброса канала; 105 и 106 - синхро" фикац икации по шине 1 . Если на входе

103. Е сигналы 107 и 108 — сигналы занесе- сумматора (фиг.5) находится

77 (ф .5) ния: 109 — об атный вво 110— единичныи сигнал, то выполняется сумнал модификации счетчика адреса бу- мирование, а если нулевой — то вычифера, 111 — сигнал модификации счет- тание, а чика байтов буфера, 112 — сигнал за- Первый б и второй 14 регистры со несения в разделенном цикле, .1 13 - 40 стояния счетчика байтов предназначеввод, 114 — сигнал выполнения микро- ны для отображения состояния счетчи программы цепочки данных 115 — сиг- ка байтов расположенного в локал ной

9 ь нал УСК готово, 116 — вывод, 117 - памяти, на аппаратуре канала. Занесевыполняется разделенный цикл. ние информации в регистры 6 и 14 син Управляющии вход 26 устройства 4 хронизировано с занесением ее во втосодержит следующие линии адресации рую ячейку локальной памяти.При вылокальнои памяти: 118 — запись в полнении операций ввода регистр соседьмую ячейку локальной памяти, стояния счетчика байтов сравнивается

119 — запись в восьмую ячейку локаль- со счетчиком байтов буфера и их раной памяти, 120 — запись.в первую 5о венство говорит о том, что все данячейку локальной памяти, 121 — запись ные по текущему УСК переданы в канал.

Разрядность регистра состояния

Первыи и второи " регистры призна счетчика байтов зависит от размера ков предназначены для хранения флаж- буфера. Для буфера в шестнадцать байков двух последовательных УСК, связан 55 тов регистр состояния счетчика байных флажком цепочки данных. Пятый ком тов должен быть пятиразрядным (0-4)

/ ° мутатор 9 предназначен для объявления Шина 101 счетчика сделана таким действительными флажками из первого образом что в а. 0-4 о в разряды — регистра

1 23.809 5

3 состояния заносятся разряды (3-7) младшего байта счетчика и байтов на локальной памяти, а на установку разрядов 0-2 регистра состояния заведена еще и сборка всех разрядов 5 старшего байта и разряды 0-2 младшего байта счетчика байтов из локальной памяти, это разрешает сравнение счетчика байтов буфера с регистром состояния счетчика байтов только по- 10 сле того, как он начинает отображать действительное значение счетчика байтов из локальной памяти.

Третий коммутатор 16 предназначен для коммутации на шину 28 счет- 15 чика байтов выходов первого 6 и второго 14 регистров состояния счетчика байтов в зависимости от состояния выхода 41 блока 21 задания режимов обмена. Если при вводе периферий- 20 ное устройство присылает сигнал УПР-А, когда еще счетчик байтов в локальной памяти не исчерпан, то с выхода блока управления интерфейсом поступает. сигнал на коммутирующий вход 27 устройства и в этом случае коммутируются выходы первого 4 или второго 12 счетчиков байтов буфера в зависимости от состояния выхода 41 блока 21 задания режимов обмена. 30

Устройство управления каналами использует информацию с выхода третьего коммутатора 16 для формирования константы модификации адреса дан ных и счетчика байтов, для формиро- 35 вания маски для оперативной памяти в разделенных циклах. Эта же константа по шине 103 поступает ка вход блока 5.

Первая схема 7 сравнения служит 40 для сравнения первого счетчика 4 байтов буфера с первым регистром 6 состояния счетчика байтов. Сигнал сравнения с выхода узла сравнения говорит при вводе о том, что все байты 45 данных с периферийного устройства переданы в канал.

Вторая схема 15 сравнения служит для сравнения второго счетчика 12 байтов буфера с вторым регистром 14 со- 50 стояния счетчика байтов.

Четвертый коммутатор 17 служит для выбора сигнала сравнения с выходов первой 7 или второй 15 схем сравнения в зависимости от состояния выхода 43 блока 21 задания режимов обмена. Первый 8 и второй 18 дешифраторы предназначены для фиксации в

6 канале сигнала "Счетчик байтов равен нулю" в зависимости от состояния выходов 41 и 43 блока 21 задания режимов обмена. Этот сигнал .поступает по линии 102 из устройства управления каналами, когда второе слово УСК с нулевым счетчиком байтов считывается из оперативной памяти во вторую ячейку локальной памяти (сигнал 108), когда второе слово УСК с нулевым счетчиком байтов пересылается в микропрограммные предвыборки (при вводе) во вторую ячейку локальной памяти а также при выполнении последнего разделенного цикла, в котором нулевой после модификации счетчик байтов записывается во вторую ячейку локаль"1. ной памяти (сигнал 112) . Необходимость в дешифраторах вызвана тем, что в канале может быть такое состояние, когда он хранит одновременно два сигнала "Счетчик равен нулю".

Например, в предвыборке при вводе еще до получения сигнала "Счетчик равен нулю для первого УСК может быть получен этот сигнал для второго

УСК. Шестой 19 и седьмой 20 коммутаторы введены в связи с разделением функции сигнала |Счетчик равен нулю" по времени. Шестой коммутатор 19 осуществляет коммутацию по сигналу

43 выхода блока 21, а седьмой коммутатор 20 осуществляет коммутацию по сигналу 41 с выхода блока 21.

Блок 21 задания режимов обмена предназначен для управления работой всех указанных блоков.

Перенумеровывают все УСК, связанные флажком цепочки данных, начиная с того, в котором первым указан фла-, . жок цепочки данных, и ему присваивают первый номер (i 2,3,4...). Состояние выходов блока 21 определяет следующее. 0 на выходе 41 — работа с оперативной памятью идет под управлением УСК с нечетным номером, 1 на выходе 41 — работа с оперативной памятью идет под управлением УСК с четным номером, 0 на выходе 43 — работа с интерфейсом идет под управлением УСК с нечетным номером; 1 на выходе 43 — работа с интерфейсом идет под управлением УСК с четным номером.

На фиг. 8 показана последовательность переключения выходов блока 21 для ввода и вывода, если канал выполняет три связанных флажком цепочки данных УСК. Первая позиция в таблице, 7 1 238095 8 показывает исходное состоянис вы- ративной памяти первое слово первого ходов блока 21, в это же состояние УСК в первую ячейку локальной памяти блок 21 переходит после обработ- (фиг.1). При этом вырабатывается сигки прерывания в канале. Если более. нал 107 занесения, по которому код трех УСК связано флажком цепочки дан- 5 операции заносится. в канал и устаных, то из позиции 6 блок переключе- навливается сигнал 113 "Ввод" на ния переходит в позицию 3 и т.д. управляющей шине 25 устройства, выФормирователь 22 сигналов занесе- полняется занесение трех младших ния .используется для выработки сигна- разрядов адреса данных с шины 23 данлов занесения на выходах 55 и 53, ес- 10 ных устройства в первый счетчик 3 адли выполняется микропрограмма предвы- реса (фиг.4), выполняется сброс перборки УСК при вводе или микропрограм- вого счетчика 4 байтов буфера (фиг.5)— ма цепочки данных при выводе. Канал заносятся нули в двоичный реверсивиспользует для работы восемь ячеек, ный счетчик 71 с выхода блока 5 модилокальной памяти (фиг.11) Ïåðâàÿ и 15 фикации, в котором на входах группы вторая ячейки используются для хране-. элементов И 78 отсутствует сигнал 117 ния текущего УСК; третья ячейка — для разделенного цикла. Затем микропрохранения адреса УСК; седьмая и вось- грамма считывает второе слово первомая ячейки — для хранения предвы- ro УСК, при этом вырабатывается сигбранного УСК. 20 нал 108 занесения, по которому выРассматривается работа устройства полняется занесение в первый регистр управления во встроенном селекторном признаков и в первый регистр 6 соканале с микропрограммным управлением. стояния счетчика байтов с шины 1 0 1

В этом случае шина 23 данных устрой- счетчика информационной шины 24 ства соединена с выходной шиной дан- 2S устройства (фиг.6). ных центрального процессора, информа- Далее микропрограмма запускает ционная шина 24 устройства соедине- начальную выборку в канале и устана с выходом устройства управления навливает триггер "УСК готово" в каналами, управляющая шина 25 уст- блоке управления канала. Сигнал 115 ройства соединена с выходом блока . ЗО поступает на вход блока 21. В блоуправления каналом, управляющий вход ке 21 по совпадению сигналов на деся-

26 соединен с выходом блока локаль-, том (отсутствует сигнал 114 выполнои памяти каналов, коммутирующий нения микропрограммы цепочки данных) вход 27 устройства соединен с вы- и одиннадцатом входах элемента И-ИЛИ ходом блока управления интерфейсом, З5 38 сигнал с его выхода переключает шина 28 счетчик счетчика байтов соединена с триггер 32 в противоположное состоявходом устройства управления кана- ние (в этом случае в состояние " "0") лами, адресная шина 29 устройства по синхросигналу 105, а по синхросоединена с блоком управления буфе- сигналу 106 устанавливается новое ром данных, первый и второй управля- 4п значение триггеров 33 36 и выходы 41

Э t ющие выходы 30 и 31 устройства соеди- 43 блока переключения переходят в иены с входами блока управления ин- состояние "00". терфейсом.

Канал работает следующим образом. Пока аппаРатУРа канала выполнЯЕт

В исходном состоянии после сбро- 4 н ч ль"у выб рку м" ро рогра ма есса канала или после сброса в начале ли есть флажок цепочки Данных, леРевыполнения цепочки команд (сигнал ходит к предвыборке вт6рого УСК.Мик-

104) выходы 41 и 43 блока 21 нахо- рокоманда МК7 анализирует код опедятся в состоянии "01", триггеры 45 и

6 формировате ля 22 сброшены. Расмат- РавлениЯм. Далее в слУчае ввода или

YCK carr вво а обра « го вы олняе анализ на

7 самоопределенную цепочку.. В случае самоопределенной цепочки предвыборка не выполняется. Микрокоманда МК9 счиОперация ввода-вывода (в этом слу- тывает первое слово УСК в седьмую чае операция ввода) инициируется ко- 5 ячейку локальной памяти, МК10 выполмандои ввода-вывода "Начать ввод- няет анализ кода операции, если код вывод1 (НВВ).. Микропрограмма, реали- операции "08" "Переход в канале, то . зующая команду HBB считыв

1 ает из опе- выполняется опять анализ на самоопре12380 деление и считывание первого слова

УСК и анализ кода операции на "08".

Микрокоманда МК11 считывает второе слово УСК в восьмую ячейку локальной памяти, NK13 устанавливает триггер

45 занесения формирователя 22 сигналом микропрограммной установки 39.

При выполнении МК14 по сигналу

118 с выхода. блока локальной памяти каналов и сброшенному триггеру 46 10 предвыборки вырабатывается сигнал занесения с выхода 55> по которомумладшие три разряда адреса данных предвыбранного УСК заносятся во второй счетчик 10 адреса и. происходит сброс 15 второго счетчика 12 байтов, как указано для первых счетчика адреса и байтов.

Во время выполнения ЙК15 по сигналу 119 с выхода блока локальной памяти вырабатывается сигнал 53 занесения, по которому выполняется занесение во второй регистр 14 анализа счетчика байтов и во второй ре-, гистр 2 признаков. Во время выполнения МК16 сигналом 100 микропрограммной установки с выхода устройства управления канала устанавливается триггер 46 предвыборки формирователя 22, сигнал с выхода которого (есть сигнал 113 "Ввод"jчерез элемент . И 50 и элемент ИЛИ 51 сбрасывается триггер 45 занесения. Затем микропрограмма предвыборки передает управление микропрограмме реализации команды НВВ, которая анализирует результат начальной выборки и, если он успешен, заканчивает выполнение

НВВ с нулевым признаком результата.

Периф фийное устройство, с которым

40 канал устанавливает связь в начальной выборке, через некоторое время начинает передавать,цанные, которые поступают с шин абонента в канал и записываются в буфер согласно адре-. 45 су, который поступает на вход блока управления буфером с выхода первого счетчика 3 адреса буфера через коммутатор 11 счетчиков адреса буфера.

Первый счетчик 3 адреса буфера моди- 10 фициру-ется на +1 ио сигналу 110 модификации с блока управления каналом, первый счетчик 4 байтов буфера моди- фицируется на +1 по сигналу 111 модификации. По мере поступления данных с интерфейса буфер заполняется, а когда первый регистр адреса бу.фера после очередной модификации по

95 10 казывает границу двойного слова, данные из первого двойного слова буфера передаются в память в так называемом разделенном цикле, а. данные с интерфейса записываются во второе двойное слово буфера. В разделенном цикле двойное слово данных из буфера канала передается в оперативную память,.модифицируется адрес данных в регистре адреса данных канала, счетчик байтов во второй ячейке локальной памяти. Разделенный цикл — это одна микрокоманда, аппаратурно формируемая в регистре микрокоманд по запросу из канала, вставляемая в любую последовательность микрокоманд, выполняемых центральным процессором, В разделенном цикле выполняется модификация счетчика байтов буфера и регистра состояния счетчика байтов.

Первый счетчик 4 байтов буфера уменьшается на константу, численно равную количеству байтов, переданных из канала в оперативную память. Модификация выполняется узлом 5 модификации, на первый вход которого поступает константа модификации по шине

103 с выхода устройства управления каналами. На второй вход узла 5 поступает сигнал 1.17 разделенного цикла, на третий вход поступает выход первого счетчика 4 байтов буфера через коммутатор 13. счетчиков байтов буфера (фиг.5),: занесение модифицированного значения в первый счетчик

4 байтов с выхода узла 5 модификации выполнения по сигналу 112 занесения

B разделенном цикле.

Счетчик байтов из локальной памяти в разделенном цикле для модификации считывается на вход АЛУ, модифицируется и модифицированный записывается во вторую ячейку локальной памяти.

Одновременно идет и занесение в первый регистр 6 анализа счетчика байтов с шины 101 счетчика с выхода устройства управления каналами, по сигналу 112 занесения в разделенном цикле,.

Когда последний байт по первому УСК

УСК принят в буфер, вырабатывается сигнал сравнения с выхода первой схемы 7 сравнения, который проходит через коммутатор 17 на вход блока 21, а с выхода 30 устройства — в блок управления интерфейсом, где определяет конец передачи данных при вводе, если в канале нет флажка цепочки

1238095!

2238095

1238095 пч еи е фиг. 7

1238095

l238095 фиг f0

Фиг rr

Составитель Т. Лрешев

Техред Л.Сердюкова

Корректор Л. Пилипенко

Редактор С..Лисина

Заказ 3293/50 Тираж 671

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Подписное

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4