Устройство для исследования графов

 

Изобретение относится к области вычислительной техники и может быть использовано при решении на графах задач проверки логической правильности схем цифровых блоков в процессе разработки и оценки качества тестов, применяемых при их контроле . Цель изобретения состоит в повышении быстродействия и точности. Устройство содержит вход задания вершин, первый коммутатор, регистр, второй блок памяти, второй и третий коммутаторы, блок вычисления вершин и дешифратор, первый блок памяти, блок управления, выход окончания работы , адресный вход, информационный вход. Коммутатор содержит,мультиплексоры , регистр содержит :элёменты НЕ, триггеры, кнопку дешифратор, элементы Ш1И, элементы И. В состав второго (третьего) коммутатора входят Мультиплексоры. Блок вычисления вершин содержит триггеры, элементы ИЛИ, элементы И, элементы НЕ. В состав дешифратора входят мультиплексор , дешифратор, элементы И-НЕ. Блок управления содержит счетчик, первый регистр, первый элемент ШШ, первый и второй элементы И, первый и второй триггеры, второй элемент JlTffl, первый дешифратор, третий элемент ИЛИ, третий триЕгер, синхрогенератор, второй дешифратор, второй регистр, третий дешифратор. Повышение, быстродействия и точности достигается liy- тем сочетания методов программного И аппаратного моделирования и параллельной событийной организации : обмена даннътми между аппаратными моделями функциональных узлов исследуемой схемы. 1 з.п. , 6 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕС(БУБЛИК (1Е (И) А1 (Я) 1 G 06 F 15/20

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПЮ ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТКОЮ

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 3736.1 13/24-24 (22) 29.04.84 (46) 15.06.86. Бюл. Ф 22 (71) Институт электронных управляющих машин (72) Б.Г.Сергеев и В.Г..Чучман (53) 681.331 (088.8) (56) Авторское свидетельство СССР

У 989438, кл..С 06 F 15/20, 1979.

Авторское свидетельство СССР

В 610114, кл. С 06 Р 15/20, 1976. (54) УСТРОЙСТВО ДЛЯ ИССЛЕДОВАНИЯ

ГРАФОВ (57) Изобретение относится к области вычислительной техники и может быть использовано лри решении на графах задач проверки логической правильности схем цифровых блоков в процессе разработки и оценки качества тестов, применяемых нри их контроле. Цель изобретения состоит в повышении быстродействия и точности.

Устройство содержит вход задания вершин, первый коммутатор, регистр, второй блок памяти, второй и третий коммутаторы, блок вычисления вершин и дешифратор, цервый блок памяти, блок управления, выход окончания работы, адресный вход, информационный вход. Коммутатор содержит, мульти- . плексоры, регистр содержит элементы

НЕ, триггеры, кнопку, дешифратор, элементы ИЛИ, элементы И. 5 состав второго (третьего) коммутатора входят мультиплексоры. Блок вычисления вершин содержит триггеры, элементы

ИЛИ, элементы И, элементы НЕ. В состав дешифратора входят мультиплексор, дешифратор, элементы И-НЕ. Блок управления содержит счетчик, первый регистр, первый элемент ИЛИ, первый и второй элементы И, первый и второй триггеры, второй элемент ИЛИ, первый дешифратор, третий. элемент ИЛИ, третий триггер, синхрогенератор, второй дешифратор, второй регистр, третий дешифратор, Повышение. быстродействия и точности достигается путем сочетания методов программного и аппаратного моделирования и параллельной событийной организации. обмена данными между аппаратными моделями функциональных узлов исследуемой схемы. 1 s.ï. ф-.лы, б ил.

123

Изобретение относится к вычислительной технике, а именно к исследованиям графов, представляющих схемы цифровых блоков, проводимым для проверки логической правильности схем в процессе их разработки и оценки . качества тестов, применяемых при производственном и эксплуатационном контроле цифровых блоков.

Цель изобретения - повышение быстродействия и точности.

На фиг. 1 1;изображена структурная схема предлагаемого устройства; на фиг. 2 — схемы первого коммутатора и регистра; на фиг. 3 — схемы второго и третьего коммутаторов; на фиг. 4— схема блока вычисления вершин; на фиг. 5 — схема дешифратора; на фиг. 6 — схема блока управления.

Устройство содержит вход 1 зада+ ния номеров вершин, первый коммутатор 2, регистр Э, второй блок 4 памяти, второй 5 и третий 6 коммутаторы, .блок 7 вычисления функций вершин, дешифратор 8, первый блок 9 памяти, блок 10 управления, выход ll окончания работы, адресный вход 12, информационный вход 13, информационный выход 14.

Вход 1 представляет собой набор из и двунаправленных линий передачи данных, предназначенных для подключения к устройству внешних аппаратных моделей функциональных узлов вычислительной техники. Эти модели воспроизводят вершины графа, представляющего схему исследуемого объекта.

В качестве аппаратных моделей функциональных узлов используются образцы серийных интегральных схем, преимущественно больших интегральных схем (БИС),входящих в состав моделируемых объектов. Каждая линия входа 1 соединена с соответствующим входом коммутатора 2 и выходом регистра 3..

Коммутатор 2 служит для выборки .линий входа 1 и опроса их состояния и содержит п1 идентичных мультиплексоров 15, где 11 — максимальная разрядность передаваемых н обрабатываемых устройством слов данных. При общем числе выводов у БИС, одновременно подключаемых к входу 1, равном И, каждый мультиплексор 15 имеет 1с * — информационных, р )ogz,k

11 ш

8099 1 адресных входов и реализует.функцию (для случая k = 4, р 2) D,A Az + DzA Az + D>A Az +

* В А,А

rPe M — выход мультиплексора; — ннформацион1;ые входы;

3 П4

10 А.1, А — адресные входы.

В предлагаемом варианте устройства n = 1024; п1 = 16 при этом

k=64, р=6.

15 Регистр .3 служит для запоминаиия данных, подаваемых на входы БИС, подключенных к входу: 1. Он состоит из k ш-разрядных секций, каждый pasряд которых содержит элемент НЕ )6

2О с открытым коллекторным выходом и .триггер 17. Если вывод БИС, подклю ченный к какой-либо линии входа 1, является выходом БИС, то для устранения влияния элемента НЕ 16 на25 состояние выхода соответствующий триггер 17 должен быть установлен в "1". Перед началом работы устройства установка триггеров !7 в "1" обеспечивается кнопкой 18. В состав зо регистра 3 входят также дешифратор

19, имеющий Е выходов и предназначенный для выборки )я -разрядных секций

;регистра и записи в них данных, а также схемы выборки источника данных.

Каждая из этих схем состоит из элементов ИЛИ 20 и И 21 .

Блок 4 является памятью данных устройства и содержит йн одноразрядных статических ЗУ с объединенными; адресными входами и с раздельными входами записи. В предлагаемом варианте устройства объем каждого ЗУ равен t Кбит.

Второй и третий коммутаторы 5 и 6 имеют одинаковые схемы. Каждый из них содержит е -разрядный входной мультиплексор 22 (на фиг. 3 представлена .схема для tn = 8).

Мультиплексор 22 служит для выборки т -разрядного слова данных с о одного из двух возможных направлений .приема, а мультиплексор.23 — для выборки заданного разряда в слове.

Вьц одной мультиплексор 24 в зависимости от состояния его адресных

55 входов обеспечивает нли выдачу 111разрядного слова с выходов мультиплексора 22, или копирование (pasмножение) младшей или старшей четвер)238 ки. разрядов этого слова или разряда, выбранного мультиплексором 23.

Блок 7 служит для вычисления логических функций элементов или вершин. графа, представляющего схему 5 объекта, моделируемого:с помощью . программы, Он состоит иэ одинаковых вычислительных узлов и общего для всех узлов элемента ИЛИ 25. Каждый вычислительный узел блока 7 содержит !О триггер 26 регистра-накопителя R u логический узел, образованный элементами ИЛИ 27, И 28, НЕ 29. С помощью входов кода операции, связанных с блоком !0 каждый вычислитель- !5 ный узел может быть настроен на лю. бую из шестнадцати возможных логиI ческих функций двух аргументов, вклю". .чая константы 1 и О, сами аргументы, их инверсии, функции И, ИЛИ, И-НЕ, 20

ИЛИ-НЕ, сумму но модулю два и т.д.

Элемент ИЛИ 25 служит для фиксации нулевого результата на выходах элементов ИЛИ 27. В командах сравнения этот. результат соответствует равенст- 25 ву содержимого регистра-накопителя R и данных, получаемых от коммутатора 5... Дешифратор 8 служит для формирования стробов записи данных в задан-. ный разряд нли группу из четырех или восьми разрядов выбранного слова блока 4 или регистра-накопителя R блока

7. Он определяет также разряды выбранной секции регистра 3, в которые записывается новое состояние от комму- 35 татора 6, и разряды, в которых восстанавливается прежнее состояние из блока 4. Дешифратор 8. включает в себя мультиплексор 30, дешифратор 31 номера разряда m -разрядного слова 40 (на фиг.5 дан пример схемы для rn =8), элементы И-)!Е 32, объединяющие сигналы дешифратора 31 и поступающие от блока 10 сигналы выбора младшей или старшей четверки разрядов сло-. 45 . ва, элемент И-НЕ 33 для стробирования залиси данных в регистр 3, две группы элементов И-НЕ 34 и 35 для формирования стробов записи в блоки 4 и 7 соответственно. Мультиплексор 30 50 служит для передачи номера разряда на входы дешифратора 3) или из адресного поля .команды, или из поля кода операции.

Блок 9 является памятью. программ 55 устройства и представляет собой статическое оперативное ЭУ. В предлагаемом варианте устройства исполь099 4 зуется 24-разрядная команда и соответственно разрядность ЗУ равна 24.

Объем ЗУ вЂ” шестнадцать 24-разрядных слов.

Блок 10 содержит счетчик 36 команд, первый регистр 37 для запоминания команды, первый элемент ИЛИ 38, первый 39 и второй 40 элементы И, пер-. вый 4! и второй 42 триггеры для фик сации результатов сравнения, второй элемент ИЛИ 43, первый дешифратор 44 предназначенный для расшифровки команды, третий элемент ИЛИ 45, третий триггер 46 останова, синхрогенератор 47, второй дешифратор 48, второй регистр 49 и третий дешифратор

50.

Регистр 49, служит для запоминания кода операции ввода-вывода, дешифратор 48 — для расшифровки этого кода.

Дешифратор 50 обеспечивает распознавание адресов устройства на входе 12. Входы )2,13 и выходы !1,14 соединяются с магистралью внешнего интерфейса ЭВМ, .обеспечивающей хранение входных последовательностей (тестов) моделируемого объекта и ввод их в устройство, а также вывод выходных последовательностей, полученных в результате моделирования, их накопление и обработку.

Устройство работает следующим образам. . Перед началом работы к входу 1 подключается набор БИС, используемых в исследуемом объекте, а в блок

9 от ЭВМ вводится моделирующая программа, которая выполняет следующие функции: распознавание направления обмена с двунаправленными выводами

БИС, передачу данных с выходов на входы БИС в соответствии.со схемой их.соединений в объекте, вычисление состояний элементов объекта, моделнруемых программно, сравнение текущего состояния выходов БИС и вычисляемых элементов с их предыдущим состоянием для определения необходимости передачи данных с выходов на входы,, фиксации конца процесса уста- . новления элементов схемы в устойчивое состояние.

Эти функции реализуются с помощью команд устройства, каждая из которых состоит из трех полей: кода операции, кода формата операнда и адресного поля. у большинства команд адресное поле. содержит адрес блока 4 емого элемента осуществляет выборку по соответствующим адресам блока 4 состояний источников входных сигналов элемента, логические операции с ними в блоке 7 для вычисления нового состояния выхода элемента, выборку из блока 4 предыдущего состояния выхода, сравнение< его с новым состоянием и .. при их неравенстве запись "1" в h триггер 41 и нового состояния элемента по адресу его выхода в блоке 4.

Подпрограммы связей БИС обеспечивают передачу данных с выходов на входы БИС в соответствии со схемой их соединений в объекте. Первая копередает состояние источника сигнала (выхода какой-.нибудь БИС, выхода вычисляемого .элемента или внешнего

Входа схемьi) в регистр-накопитель R блока 7 ° Последующие команды передают содержимое регистра R в разряды регистра 3, соответствующие входам

БИС, связанным с данным источником сигнала. Если источником является выход БИС, то между первой и последующими командами подпрограммы связи вставляются две дополнительные команды, одна из которых читает предыдущее состояние выхода БИС из блока 4, сравнивает его с новым состоянием в регистре R и при их неравенстве записывает "1" в триггеры 41 и 42 и новое состояние выхода в блок 4. Другая команда — условный:. переход по состоянию триггера 42, с помощью которой делается обход последующих команд, если состояние выхода БИС не изменилось по сравнению с предыдущим. Это обеспечивает событийное моделирование связей БИС.

Моделирование двунаправленнных соединений БИС отличается от указанного тем, что.для каждого такого соединения используется несколько подпрограмм, число которых равно числу возможных источников сигналов в данравляющих входов и выходов БИС, которая, сравнивая их состояние с эталонной информацией, хранимой в блоке 4, определяет источник сигнала и передает управление соответствующей подпрограмме связи.

Если в какой-либо цепи исследуемого объекта источником сигнала яв.—

S . 1238099 Ь или входа 1 . Адрес входа 1 определяет участвующий в операции вывод или группу выводов БИС и служит для управления коммутатором 2 (при считывании состояний выходов БИС) или регистром 3 (при записи данных в его разряды для задания требуемого состояния входов БИС). Разрядность слов данных, адресуемых на входе 1 и в блоке 4 (1,4,8 или 16 разрядов), 10 определяется кодом формата операнда.

Состав основных операций, задаваемых кодом операции, следующий: логические операции вида R=f(Õ,R), где R — регистр-накопитель на триггерах 26 блока 7; Х вЂ” операнд из . манда в каждой такой подпрограмме блока 4 или от входа 1, читаемый по адресу, указанному в команде; операции загрузки X R и выдачи R на вход 1 или записи в блок 4 по

20 адресу, указанному в команде; операции сравнения R и Х с фиксацией результата сравнения г (1 — при неравенстве, 0 — при равенстве) в виде rv T< T< или r T< где Т< и T2(25 соответственно первь<й и второй триггеры 41 и 42 блока 10. Некоторые из этих операций предусматривают также запись:по адресу операнда Х, если

r=1;

30 операции управления: безусловный переход по адресу, указанному в команде, условный переход в зависимости отосостояния триггеров 41 и 42, сброс триггера 41, останов программы.

Процедура моделирования организу35 ется следующим образом. . Каждому источнику сигнала в моделируемой схеме (выходу БИС, подклк.ченному к входу 1, выходу программновычисляемого элемента, внешнему входу схемы) в блоке 4 отводится свой разряд, в котором хранится текущее состояние источника. Таким образом„каждому источнику сигнала в схеме соответствует свой адрес бло45 ка 4, причем для выводов БИС используются старшие адреса этого блока, совпадающие с адресами этих выводов на входе 1.

Моделирующая программа представ- отдельная подпрограмма анализа уп50 . ляет собой набор подпрограмм, каждая из которых соответствует или некоторой вершине графа, т.е. определенному вычисляемому элементу, или определенной дуге. графа, т.е. цепи соединений БИС, связывающей источник сигнала со всеми его приемниками. Подпрограмма для любого вычисля"

7 1238 ляется объединение нескольких вы-, ходов БИС с открытым коллектором Р ("монтажная" функция И), то B соот-, ветствующей подпрограмме связи сначала идут команды .передачи состояний объединяемых выходов БИС в блок 7 с одновременным вычислением функции И в регистре R, состояние которого анализируется и передается на входы

БИС вЂ” приемников сигнала так же, как 1О в укаэанной ранее подпрограмме. В зависимости от значения кода формата операнда, указываемого в командах, рассмотренные подпр6граммы связи БИС могут оперировать с источниками и !5 приемниками сигналов, разрядность которых равна 1,4,8 или 16. Аналогичным образом в подпрограммах моде° лирования можно параллельно вычис.лять состояния 1,4,8 или 16 однотип- 2о ных логических элементов.

Моделирование в каждом такте строится как итеративный процесс получения состояния схемы, устойчивого относительно заданного входного на- 25 бора сигналов. Каждому его шагу со/ э ответствует. один проход моделирующей программы. Если на текущем шаге хотя бы один выход БИС, подключенной к входу 1, или программно моделируемый-элемент изменяет свое состояние по сраВнению с предыдущей итерацией (в этом случае триггер

41 находится в состоянии "! ), то выполняется следующая итерация, в

35 ,противном случае моделирование в такте заканчивается. Проверка. конца итераций делается следующей после всех подпрограмм командой условного перехода по состоянию триггера 41, которая передает управление или команде сброса этого триггера, с которой начинается моделирующая программа, или команде остано-, 45

Работа основных блоков устройства:.в процессе загрузки и выполнения моделирующей программы организуется следующим образом.

Программа загружается в блок 9 с помощью блока 10. При этом записываемые команды поступают в блок 9 непосредственно с входа 13 устройства, а адреса записй — через регистр

37 и счетчик 36 блока 10. Блок 10 производит также в каждом такте моделирования ввод входного набора сигналов в блок 4 и вывод из него

099 ° 8 полученного в результате моделирования выходного набора..Передача слов входного набора с входа 13 в блок 4 происходит через коммутатор 6, а из блока 4 на выход 14 устройства через коммутатор 5 и блок 7. Адреса блока 4 в обоих случаях задаются через адресное поле регистра 37.

При вводе и выводе данных направление передачи, а также приемник или источник данных в устройстве определяется получаемым от ЭВМ кодом операции, который запоминается в регистре 49, Синхронизация записи в регистр 49 осуществляется дешифратором 50, который распознает адреса устройства на адресных шинах ЭВМ и под действием ее управляющих сигналов выдает синхронизирующий им-. пульс на установочный вход регистра

49, а также стробирует дешифратор

48, с выходов которого синхросигналы поступают на установочный вход регистра 37, на элементы ИЛИ 38 и

45, на вход установки триггера 46, а также на вход записи блока 9 ° При этом сигнал на выходе элемента

ИЛИ 38 разрешает прием адреса из регистра 37 в счетчик 36, а сигнал элемента ИЛИ 45 стробирует дешифра" тор 44, вырабатывающий импульсы записи вводимой информации в блок 4 или в регистр 3, а также фиксации выводимой из блока 4 информации.в регистре R блока 7. Вырабатываемые дешифратором 44 сигналы, а также формат вводимых или выводимых данных определяется предварительно записанными в старшие разряды регистра 37 кодами операции и формата, которые принимаются с входа 13 при соответствующем коде операции вводавывода в регистре 49.

После ввода входного набора для очередного такта моделирования запускается моделирующая программа. Для этого в счетчик 36 засылается адрес ее начала в блоке 9. Затем ЭВМ записывает в регистр 49.код операции пуска, по которому устанавливается в "1" триггер 46 и запускается син- хрогенератор 47, который в каждом цикле работы вырабатывает три: сдвинутых по времени синхросигнала. По первому иэ них с выхода блока 9 в регистр 37 принимается очередная команда nporpa, по второму — увеличивается на единицу содержимое счетчика 36. В результате этого ко99 10

12380

9 манда из регистра 37 поступает в блоки 2-8 устройства, определяя их операции, а блок 9 начинает чтение следующей команды. По третьему синхросигналу синхрогенератора 47 выполняется операция, предписанная принятой командой. Этот сигнал стробирует через элемент ИЛИ 45 дешифратор 44, который расшифровывает код операции и вырабатывает соответствующие этому 10 коду управляющие сигналы. Выполнение команд останова, безусловного и условных переходов, сброса триггера 41 обеспечивается непосредственно в блоке 10. 15

При безусловном переходе сигнал с соответствующего выхода дешифратора 44, действуя через элемент ИЛИ 38, вызывает прием в счетчик 36 адреса из регистра 37. В командах условных 20 переходов аналогичная передача адреса происходит, только при состоянии

"1" одного из триггеров 41 и 42, которое распознается элементами И

39 и 40. В командах сброса тригге- 25 ра 41 и останова программы сигнал с соответствующих выходов дешифратора 44 воздействует на триггеры 41 и 46. В последней на указанных команд устанавливается в "0" триггер 46, з0 который останавливает синхрогенера-. тор 47 и выдает сигнал окончания очередного такта моделирования на . о выход ll устройства.

Выполнение команд обмена данными, 35 логических операций и сравнения обеспечивается блоками 2-8 устройства под управлением блока 10. В этих командах адрес rn -разрядного слова данных поступает из регистра 37 на адресные входы мультиплексоров 15 коммутатора 2, которые выбирают со- ответствующую группу линий входа 1, на управляющие входы, дешифратора 19 регистра 3, который подготавливает

45 выбор соответствующей секции регистра 3, и на адресные входы блока 4, который читает сооответствующее

t слово данных. Младшая часть адресного поля, код формата операнда, часть разрядов кода операции поступает из регистра 37 в коммутаторы 5 и 6 и на дешифратор 8. Указанные блоки. обеспечивают обмен данными переменного формата. При максимальной разрядности 1п =8 данные могут иметь формат 1,4 и 8 разрядов. При в = 16 возможны форматы 1,4,8 и 16 разрядов.

Разрядность коммутатора 2, секций регистра 3, блока 4, блока 7 и соответствующих связей равна rn . Выделение участвующей в операции части п1-разрядного слова (четверки разрядов или отдельного разряда), поступающего от коммутатора 2 или блока 4, производится коммутатором 5. Он же .. обеспечивает размножение выделенной части на всех своих выходах, что необходимо для последующей операции с этой частью слова или записи ее в заданную часть. регистра-накопителя R блока 7. Например, если задана операция с .четверкой разрядов, то выбранная четверка помещается в четырех младших и в четырех старших разрядах выходного слоМа коммутатора 5; если в операции должен участвовать определенный разряд входного слова, то его значение передается.во все разря- . ды выходного слова..Если операция выполняется с целым m --разрядным словом, то оно без каких-либо изме-. нений передается на выход коммутатора 5.

Выбор .источника данных (коммутатор 2 или блок. 4) для коммутатора 5 производится,его входным мультиплексором 22, который управляется старшим разрядом адресного поля команды из регистра 37. Мультиплексор 23 обеспечивает выбор заданного разряда в слове на выходах мультиплексора 22, а выходной мультиплексор 24 или передает на выходы коммутатора 5 это слово, или размножает .на них выбранный разряд или четверку разрядов.

Управление мультиплексорами 23 и 24 обеспечивается кодом формата операнда из регистра 37 и младшими разрядами адресного поля, в которых указывается адрес разряда или четверки разрядов в слове данных.

Аналогичная операция выделения и размножения части слова, содержащегО в регистре-накопителе R блока 7 или получаемого с входа 13, выполня- ется коммутатором 6, который подготав. ливает данные для записи в регистр 3 или в блок 4. При выполнении моделирующей программы мультиплексор 22 обеспечивает прием данных только из блока 7, а при вводе-выводе — с входа 13. Управление мультиплексорами

23 и 24 осуществляется кодом формата операнда и частью разрядов кода операции, в которой в некоторых командах указывается адрес разряда или

12 выполняемая команда предусматривает запись данных из блока 7 в выбранную секцию .регистра 3, то записываемое слово формируется с использованием -схем выборки регистра 3, образованных элементами ИЛИ 20, И 21. Управление этими схемами производится элементами И-НЕ 32 дешифратора 8.

При состоянии "1" выхода элемента

1О И-НЕ. 32 соответствующая схема пере-. дает на входы триггеров 17 регистра 3 данные с выхода коммутатора 6, при состоянии "0" — с выхода блока 4; в котором по .адресу, совпадающему с адресом выбранной секции регистра

3, записано прошлое состояние разря- дов этой секции.

Запись сформированного таким образом слова данных в выбранную. секцию производится по сигналу с выхода дешифратора 44, поступающему на элемент И-НЕ 33 дешифратора 8. На второй вход этого, элемента из старшего разряда адресного поля команды щ подается признак обращения к входу 1 °

Сигнал с выхода элемента И-НЕ 33 стробирует дешифратор 19, который производит .запись слова данных в выбранную секцию регистра 3.

Одновременно IIQ сигналам элемен30 тов И-НЕ 34 новые данные, передавае-. мые в соответствующие разряды этой секции, записываются в те же разряды выбранного тем же адресом слова блока 4, В. командах, предусматривающих операцию сравнения. данных, логическим узлам блока. 7, образованным элементами 27 — 29, задается операция поразрядного сложения по модулю два содержимого триггеров 26 регистра-накопителя R и данных от коммутатора 5. Элемент ИЛИ 25 блока 7 формирует результат сравнения (О— равно; 1 — не равно). Этот результат поступает на триггеры сравнения 41 и 42 блока 10 и записывается в них по сигналу дешифратора 44. Триггер 42 фиксирует результат только текущей команды. сравнения, а триггер 41

50 общий .результат, образуемый с помощью операции ИЛИ по всем соответствующим командам.

Формула изобретения

1. Устройство для исследования графов, содержащее первый коммутатор, регистр,.дешифратор, первый блок пан

ll 1238099 четверки разрядов регистра блока 7, с которыми выполняется операция.

Если выполняемая команда предусматривает загрузку данных в регистр блока 7 или логическую операцию, то под действием кода операции из ре гистра 37 логические узлы блока 7, образованные элементами 27 — 29,. настраиваются на заданную функцию,, аргументами которой являются состояния триггеров 26 блока 7 и выходов коммутатора 5. Затем по сигналу с соответствующего выхода дешифратора

44 блока 10 происходит запись результата операции в те триггеры 26, которые выбраны дешифратором 8. Вы. бор разрядов (один заданный разряд, четверка или восьмерка разрядов). осуществляется дешифратором 31 и элементами И-НЕ 32 блока 8. Выбранным разрядам соответствует "1" на выходах этих элементов, По сигналу с соответствующего выхода дешифратора

44 блока 10 состояние элементов

-HE 32 опрашивается элементами

{И-НЕ 35, которые вырабатывают стробы записи в .те триггеры 26 регистра-накопителя R блока 7, которым соответствует "I" на выходах элементов И-НЕ 32.

Ввиду того, что участвующая в операции часть слова данных от коммутатора 2 или блока 4 размножена на выходах коммутатора 5, то она может быть записана н любую соответствующую чаСть регистра-накопи- З5 теля R блока 7. В логических операциях и в операциях загрузки данных в блок : 7 эта часть регистра (1,4 или 8 разрядов) задается кодом формата операнда и кодом операции.

Соответствующие разряды этих кодов передаются на входы дешифратора 31 и элементов И-НЕ 32 мультиплексором

30 блока 8.

Если выполняемая команда требует запоминания данных из блока 7 в блоке

4, то подготовленные. коммутатором 6

«данные записываются в соответствующие

ЗУ блока 4. При этом работа дешифратора 8 отличается от указанной только тем, что сигналы записи формируют-. ся элементами И-НЕ 34, а мультиплек"ор 30 передает на входы дешифратора 31 и элементов И-НЕ 32 код формата операндов и содержимое младших N разрядов адресного поля команды, в которых указывается адрес разряда или четверки разрядов в слове. Если

1З 12380 мяти и блок управления, состоящий нз первого регистра, счетчика, первого и второго триггеров и синхрогенератора, первый и второй выходы которого соединены соответственно с первым установочным входом первого регистра и счетным входом счетчика, первый установочный вход регистра

t соединен с первым выходом дешифратора, выход первого регистра блока 10 управления подключен к информационному входу дешифратора и управляющему входу первого коммутатора, выход .

; счетчика блока управления — с адресным входом первого блока памяти, .выход которого поцключен к первому информационному входу первого регистра блока управления, а информационный вход первого коммутатора является входом задания номеров вершин устройства, о т л и ч а ю щ е ес я тем, что, с целью повышения быстродействия и точности, в устройство введены второй блок памяти, второй и третий коммутаторы, блок вычисления функций вершин, состоящий из элемента ИЛИ и группы вычислительных узлов, каждый из которых состоит из триггера, элемента ИЛИ, первого, второго, третьего и четвертого элементов И, первого и второго элементов НЕ, в блок управления введены первый, второй и третий дешифраторы, второй регистр, третий триггер, первый, втЪрой и третий элементы ИЛИ, первый и второй элементы И, в блоке управления информационный и стробиру" ющий входы первого дешифратора соединены соответственно с выходом первого регистра и выходом третьего элемента ИЛИ, первый вход которого подключен к третьему выходу синхрогенератора, установочный вход счетчика соединен с выходом первого элемента ИЛИ, первый и второй входы которого подключены к выходам первого и второго элементов И, выход первого триггера соединен с первым входом первого элемента И и первым входом второго элемента ИЛИ, выход которого соединен с D-входом первого триггера, выходы второго и третьего триггеров подключены соответственно к первому входу второго .элемента И и входу останова синхрогенератора, первый, второй, третий, четвертый, пятый, шестой,и седьмой выходы первого дешифратора соединены соответственно с С-входом и R-входом первого

99 14 триггера, С-входом второго триггера;

R-входом третьего триггера, вторым входом первого элемента И, вторым входом второго элемента И и третьим входом первого элемента ИЛИ, а ин-. формационный вход счетчика подключен к выходу первого регистра, выхдд второго регистра подключен к информационному входу второго дешифратора, выход третьего дешифратора подключен к установочному входу второго регистра и стробирующему входу вто-, рого дешифратора, в блоке вычисления функций вершин в каждом вычислительном узде D-вход триггера соединен с выходом элемента ИЛИ, входы которого подключены к выходам элементов И, выход триггера соединен с первыми входами первого и четвертого элементов И, а через первый элемент НЕ— с первыми входами второго и третьего элементов И,. к вторым входам третьего и четвертого элементов И.подключен выход второго элемента НЕ, вход которого объединен с вторыми входами первого и второго элементов. И, к входам элемента ИЛИ подключены выходы элементов ИЛИ вычислительных узлов, выход второго. блока памяти соединен с первыми информационными входами второго коммутатора и регистра, выход которого подключен к информационному входу первого коммутатора, выход которого соединен с . вторым информационным входом второго коммутатора, выход которого подключен к входам вторых элементов НЕ вычислительных узлов, выход третьего коммутатора соединен с вторым информационным входом регистра и информационным входом второго блока памяти, вход записи которого подключен к второму выходу дешифратора, третий . выход которого соединен с С-входами триггеров вычислительных узлов, выход элемента ИЛИ которого подключен к второму входу второго элемента ИЛИ и D-входу второго триггера блока управления, выход первого регистра блока управления соединен с адресным входом второго блока памяти, вторым установочным входом регистра, управляющими входами второго и третьего коммутаторов и третьими входами элементов И вычислительных узлов, е выходы триггеров вычислительных узлов подключены к первому информационному входу третьего коммутатора и являются информационным выходом уст15 ройства, информационный вход первого блока памяти, второй информаци- . онный вход третьего коммутатора, второй информационный вход первого регистра и информационный вход второго регйстра блока управления объе-. динены и являются информационным входом устройства, выход первого дешифратора блока управления подключен к стробирующему входу дешифра-. тора, выход второго дешифратора блока управления соединен соответствен. но с входом записи первого блока памяти-, вторым установочным входом первого регистра, S-входом третьего триггера, вторым входом третьего . элемента ИЛИ и четвертым входом первого элемента ИЛИ блока управления, выход третьего триггера блока управления является выходом окончания работы устройства, а вход третьего де-. . шифратора блока управления — адресным входом устройства. 2. Устройство по п.1, о т л ич а ю щ е е с я тем, что второй коммутатор содержит входной мультиплексор, мультиплексор разрядов и выходной мультиплексор, причем первый и второй информационные входы всех разрядов входного мультиплексо.ра являются соответственно первым и вторым информационными входами, второго коммутатора, выходы первого, 238099

16 второго, третьего и четвертого разрядов входного мультиплексора соединены соответственно с восьмым, седьмым, шестым и пятым информационными входами мультиплексора разрядо и с первым и вторым информационными входами соответственно .первого, второго, третьего и четвертого разрядов выходного мультиплексора и с

10 вторым информационным входом соот. ветственно пятого, шестого, .седьмого и восьмбго разрядов выходного мультиплексора, выход пятого, шестого, . седьмого и восьмого разрядов входного мультиплексора соединен соответственно с четвертым, третьим, вторым и, первым информационным входом мультиплексора разрядов, с первым и третьим информационными входами соответственно пятого, шестого, седьмого и восьмого разрядов выход.ного мультиплексора и с третьим информационным входом соответственно первого, второго, третьего и д четвертого разрядов Выходного мультиплексора, четвертые информационные, входы всех разрядов выходного мультиплексора объединены и подключены к выходу мультиплексора разрядов, 30 выходы выходного мультиплексора являются выходом коммутатора, а адресные входы всех мультиплексоров — управляющим входом коммутатора, ТТ

Т2

1238099

gm8

0mb

От 9 эиа2

pin 9(7J; (Щ

1238099

Фиа Ф

КЗ

1238099 кУ

Составитель А. Шеренков

Техред" Н. Бонкало

Редактор С.Лисина

Корректор Л.Пилипенко

Тираж 671 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-. 35, Раушская наб., д.4/5

Заказ 3294/51

Производственно- полиграфическое предприятие, г.ужгород, ул.Проектная,4