Устройство для преобразования кодов с одного языка на другой

 

Изобретение относится к вычислительной технике. Целью изобретения является сокращение оборудования. Устройство содержит блок 1 памяти, группу 2 блоков памяти, регистр 3 адреса, регистр 4 вьвдачи, коммутатор 5 адреса, мультиплексор 6, триггер 7, генератор 8 тактовое импульсов, одновибратор 9, элементы 10, 11 задержки , информадионный вход 12, вход 13 пуска устройства, вход 14 условий и выход 15 устрЬйства. 1 ил. (Л

(19) (И) СОЮЗ СОВЕТСКИХ

СОЩИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (g1) 4 G 06 F 15/38

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ . КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 3814123/24-24 (22) 20,11,84 (46) 15.06.86. Бюл. 9 22 (72) В.А. Мельников и В.Н. Брагин (53) 68!.325(088.8) (56) Авторское свидетельство СССР

В 1034045, кл. С 06 Р 15/38, 1982.

Авторское свидетельство СССР !

1 1136183, кл. G 06 F 15/38, 1983. (54) УСТРОЙСТВО ДЛЯ ПРЕОБРАЗОВАНИЯ

КОДОВ С ОДНОГО ЯЗЫКА НА ДРУГОЙ (57) Изобретение относится .к вычислительной технике. Целью изобретения является сокращение оборудования.

Устройство содержит блок 1 памяти, группу 2 блоков памяти, регистр 3 адреса, регистр 4 выдачи, коммутатор

5 адреса, мультиплексор 6; триггер

7, генератор 8 тактовых импульсов, одновибратор 9, элементы 10, !1 задержки, информационный вход 12, вход .13 пуска устройства, вход . !

4 условий и выход 15 устр()йства. 1 ил.

1О

25

50

1

Изобретение относится к вычислительной технике и может быть использовано в системах непосредственной реализации языков высокого уровня, аппаратурных трансляторах, а также в системах с диалоговым режимом разработки, отладки и выполнения программ, эмуляторах и интерпретаторах.

Цель изобретения. — сокращение оборудования.

На чертеже представлена схема предлагаемого устройства.

На чертеже приняты следующие обозначения." блок 1 памяти, группа 2 блоков памяти, регистр 3 адреса, регистр 4 выдачи, коммутатор 5 адреса, мультиплексор 6, триггер 7, генератор 8 тактовых импульсов, одновибратор 9, элеиенты 10 и 11 задержки, информационный вход 12, вход 13 пуска устройства, вход 14 условий и выход 15 устройства.

Группа 2 блоков памяти предназначена для хранения информации об отдельных слогах выходных слов. Хранение слогов выходных слов в отдельных блоках памяти позволяет облегчить процесс адаптации к новым входным алгоритмическим языкам, поскольку выходной язык (слова выходного языка) хранятся в виде объектов — кластеров, представляющих собой некоторый абстрактный тип данных.Тем самым в устройстве реализуется ортогональный (двухуровневый, двухканальный) процесс управления преобразованием. В первом канале происходит управление адресами, во втором — непосредственно формирование выходных слов из отдельных слогов.

Мультиплексор 6 предназначен для формирования значения модифицируемого разряда адреса очередного адресно го слова и реализует следующую логическую функцию: а+у г +х г + хк гк

I и 9 где у,, - выходной сигнал мультиплексора 6; х конъюнкцияО()07 ° ° ° 0 соответствующая коду с выхода блока

I памяти (кода условий преобразования), разрешающему прохождение ;модифицируемого адресного разряда а без изменений; х к q ° ..й х =М е ° ° a< х

R,К,Ф, к - конъюнкции, соответствующие кодам, определяющим прохожде238104 2 ние на выход мультиплексора 6 одного иэ сигналов условий преобразования

z<; г ...г с входа 14 условий.

Коммутатор 5 адреса предназначен для коммутации или первого адресного слова, соответствующего процессу преобразования поступившего входного слова, или очередного адресного слова.

Работа устройства состоит в следующем.

В исходном состоянии элементы па-. мяти устройства находятся в нулевом состоянии. Начало работы устройства происходит при поступлении на вход

13 устройства сигнала пуска. Данный сигнал поступает на единичный вход триггера 7 и устанавливает его в единичное состояние. Сигнал логической единицы с выхода триггера .7 разрешает прохождение с входа 12 входного слова для его преобразования в некоторое множество слов выходного языка. Входное слово через .коммутатор

5 поступает на вход регистра 3 адреса и по концу первого тактового импульса заносится в регистр 3 адреса. Тем самым формируется адрес первого адресного слова в блоке 1 памяти. В соответствии с адресом слова, находящегося в регистре 3 адреса, по первому тактовому импульсу с блока 1 памяти считываются адреса слогов первого выходного слова (при реализации режима "Один в несколько".).

По. тактовому импульсу выхода генератора 8 по данным адресам проводится выборка информации из группы 2 блоков памяти. И по этому же тактовому им пульсу, задержанному на элементе ll

40 задержки, выбранная информация выход° ного слова заносится в регистр 4 выдачи и с его выхода поступает на выход 15 устройства.

Очередное выходное слово может

45 быть или выходным словом линейной последовательности слов, или его адрес зависит от некоторых условий, определяющих процесс преобразования.

Кроме того, возможен режим преобразования. "Один к одному",в котором каж-! дому входному слову соответствует одно выходное слово. При реализации этого режима одновременно с выдачей адресов слогов выходного слова выдается метка — признак окончания преобразования с выхода блока 1 памяти.

Данная метка — признак поступает на вход одновибратора 9, на выходе ко1238104

ВНИИПИ Заказ 3294/5! Тираж 671

Подписное

Произв.-полигр. пр-тие, r. Ужгород, ул. Проектная, 4 торого формируется импульс, обнуляющий триггер 7, тем самым устройство готово к приему очередного входного слова. Если очередное выходное слово является выходным словом линейной 5 последовательности, то с выхода блока

1 памяти на вход коммутатора 5 адреса поступает код бчередного адресного слова, которое производит выборку и формирование очередного выходного 1р слова аналогично указанному. Если очередное выходное слово является . словом, после которого процесс преобразования идет по одному из возможных путей, определяемому некоторыми 15 условиями, то с выхода блока 1 па-. мяти на вход мультиплексора 6 поступает код условия преобразования (его .постоянная — немодифицируемая часть).

С выхода блока памяти поступает 20 также модифицируемый разряд. Код проверяемого условия преобразования на мультиплексоре 6 промодифицирован условиями, поступающими с входа 14 условий. Если проверяемое условие 25 изменяет (промодифицирует) разряд, то на выходе мультиплексора 6 присутствует сигнал логической единицы, который дополняет адрес очередного адресного слова и тем самым из- ур меняет ветвь преобразования. Сформированный таким образом код очередного адреса поступает через коммутатор 5 адреса на регистр 3 адреса, 4 и устройство продолжает функциони- 35 рование. С выдачей адресов слогов последнего выходного слова с выхода блока памяти выдается метка— признак окончания преобразования.

Данная метка через одновибратор 9 обнуляет триггер 7 и запрещает тем самым генерацию импульсов. Устройство готово к приему очередного входного слова.

Формула изобретения 5

Устройство для преобразования кодов с одного языка на другой, содержащее блок памяти, адресный вход котОрОгО сОединен с ВыхОдОм .регистра адреса, триггер, группу блоков памяти, регистр выцачи, генератор тактовых импульсов, первый выход которого соединен с синхронизирующим входом регистра адреса, единичный вход триггера является входом пуска устройства, единичный выход триггера подключен к входу генератора тактовых импульсов, выходы блоков памяти группы подключены соответственно к информационным входам регистра Выдачи, выход которого является выходом устройства, о т л и ч а ю щ е е с я тем, что, с целью сокращения обору.Дованйя, оно содержит два элемента задержки, одновибратор, коммутатор адреса и мультиплексор, выход которого и выход -немодифицируемых разрядов адреса- блока памяти соединены с первым информационным входом коммутатора адреса, второй информационный вход которого является информационным входом устройства, выход коммутатора адреса соединен с информационным входом регистра адреса, вход усло" вий устройства соединен с первым

I информационным входом мультиплексора, второй информационный вход которого подключен к выходу модифицируемого разряда адреса блока памяти, выход кода условий которого соединен с разрешающим входом мультиплексора, выход адресов слогов блока па мяти соединен с адресными входами блоков памяти группы, синхронизирующие входы которых и вход первого элемента задержки соединены с вторым выходом генератора тактовых импульсов, выход первого элемента задержки подключен к синхронизирующему входу регистра выдачи, вход второго элемента задержки соединен с первым выходом генератора тактовых импульсов, а выход. подключен K синхронизирующему в-:оду блока памяти, выход признака конца преобразования блока памяти соединен с запрещающим входом коммутатора адреса и с входом одновибратора, выход которого подключен к нулевому входу триггера, единичный выход которого соединен с разрешающим входом коммутатора.