Преобразователь телевизионного стандарта

 

Изобретение относится к телевидению и может; использоваться в устройствах сопряжения скорости развертки малокадровых ТВ систем с системами , в которых скорость развертки близка к вещательному стандарту. Повьпоается точность преобразования сигнала при произвольных соотношениях и изменении частот входной и выходной разверток. Преобразователь ТВ стандарта работает в трех режимах: считьшания , накопления и записи. Во время активной части строки выходной развертки происходит считывание информации КЗ блока памяти (jfJH) 8. Счетчик (СЧ) 9, на который поступа вт импульсы элементов с синхрогенератора выходной развертки, формирует коды адреса. Тринадцать старших разрядов кода адреса через коммутатор .7 поступают на ВП 8, а три младших на блок управления 10, который по нулевой кодовой комбинации формирует импульсы тактирования и стробирования для БП 8. Информа хия, соответствующая восьми смежньм элементам, считьюается по одному И тому же адресу из всех БП 8 и по импульсам с трех Младших разрядов СЧ 9 через ЦДЛ 13 поступает на вьпсод. СЧ 9 Формирует сигналы адреса с опережением на восемь элементов относительно строчных гасящих импульсов. Режим -накопления i (Л С to 09 00 О

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИ ЕСНИХ

РЕСПУ БЛИН

А1 (sg 4 Н 04 H 7/Ol

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСХОМУ СВИДЕТЕЛЬСТВУ!

Вб /

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 2989390/24-09 (22) 08.10.80 (46) 15.06.86. Бюл. У 22 (72) С. Г. Гуринович (53) 621.397(088.8) (56) Патент США 11 4065770, кл. 343-54, опублик. 19717.

Патент СНА В 4057836, кл. 358-140, опублик. 1977. (54) ПРЕОБРАЗОВАТЕЛЬ ТЕЛЕВИЗИОННОГО

СТАНДАРТА (57) Изобретение относится к телевидению и может, использоваться в устройствах сопряжения скорости развертки малокадровых ТВ систем с системами, s которых скорость развертки близка к вещательному стандарту. Повышается точность преобразования сигнала прн произвольных соотношениях и изменении частот входной и выходной разверток. Преобразователь ТВ стандарта работает в трех режимах:, „SU„„1238267 считывания, накопления и записи, Во время активной части строки выходной развертки происходит считывание информации из блока памяти (БП) 8.

Счетчик (СЧ) 9, на который поступает импульсы элементов с синхрогенератора выходной развертки, формирует коды адреса. Тринадцать старших pasрядов кода адреса через коммутатор,7 поступают на БП 8, а три младшихна блок управления 10, который по.нулевой кодовой:комбинации формирует импульсы тактирования и стробирования для БП. 8. Информация, соответст" вующая восьми смежным элементам счи-.

Ф тывается по одному и тому же адресу Е . из всех БП 8 и по импульсам с трех младших разрядов СЧ 9 через ЦАП 13 поступает на вьгсод. СЧ 9 формирует сигналы адреса с опережением на soсемь элементов относительно строчных гасящих импульсов. Режим накопления

ФМаб

1 т 38267 заключается в подготовке информации небольшого числа элементов раз.пожения входной развертки к записи в

БП 8. При этом входной видеосигнал через АЦП 12 поступает на блок буферной памяти (ББП) 5 и записывается в него по импульсам стробирования, поступающим с распределителя 1 временных интервалов. Сигналы адреса

Изобретение относится к телевидению и мржет быть использовано при построении устройств сопряжения скорости развертки малокадровых телевизионных (ТВ) систем с системами, скорость развертки которых близка к вещательному стандарту, а также при построении устройств вывода информации для получения на экране вещательного видеоконтрольного устройства 111 изображения объекта, исследуемого при помощи радиолокатора или гидроакустических устройств.

Целью изобретения является повышение точности преобразования сигнала при произвольных соотношениях и изменении частот входной и выходной разверток.

На фиг. I приведена структурная электрическая схема преобразователя 211

ТВ ; на фиг. 2 — то же, распределителя временных интервалов; на фиг. 3 — то же, Формирователя сигнала адреса; на фиг. 4 — то же, первого блока управления; на фиг. 5 то же, второго блока управления; на фиг. 6-11 — эпюры напряжений.

Преобразователь ТВ стандарта (фиг. 1) содержит распределитель 1 временных интервалов, первый блок 2 управления, первый счетчик 3, формирователь 4 сигнала адреса, блок 5 буферной памяти, второй-счетчик 6, коммутатор 7, блок 8 памяти, третий счетчик 9, второй блок 10 управления, элемент И ll, аналого-цифровой пре35 образователь (АЦП) 12 и цифро-аналоговый преобразователь (ЦАП) 13, Распределитель 1 временных интервалов (фиг. 2) содержит первый фор40 мирователь 14 импульсов, первый эледля ББП 5 формирует СЧ 3. Формировагель 4 сигнала адреса регистрирует каждый накопленный элемент и состав- ляет программу, по которой информация распределяется в БП 8. В режиме записи накопленная информация переписывается из ББП 5 в БП 8 в течение строчного гасящего импульса выходной развертки. 4 з,п. ф-лы, E) ил. мент И. !.5, первый1) -триггер 16, втоpoAg -триггер 17, второй элемент

И 18, второй формирователь 19 импульсов и элемент ИЛИ 20.

Формирователь 4 сигнала адреса (фиг. 3) содержит блок 21 памяти, счетчик 22, элементы И 23-30 и инвер- тор 31. Матрица блока 21 памяти может быть выполнена в виде набора

D-òðèããeðoâ, включенных регистром сдвига.

Первый блок 2 управления (фиг. 4) представляет собой генератор, работающий в "старт-стоп" режиме, в состав которого могут входитьЭ -триггер

32, генератор 33, счетчик 34 и дешифратор 35.

Второй блок 10 управления (фиг. 5) представляет собой генератор одиночных импульсов, также работающий

t1 tt в старт-стоп режиме и содержит три ждущих мультивибратора 36, 37 и 38, D-òðèããeð 39, элемент ИЛИ 40, коммутатор 41, дешифратор 42 и четвертый ждущий мультивибратор 43.

Блок 5 буферной памяти представляет собой оперативное запоминающее устройство (ОЗУ) малой емкости и высокого быстродействия. его матрица может быть выполнена на основе набора параллельных регистров. Запись осуществляется поэлементно вдоль каждой строки, а считывание происходит построчно.

Блок 8 памяти представляет собой

ОЗУ емкостью на полный кадр иэображения, полный объем которого с целью повышения быстродействия разбит на несколько каналов„ при этом выходы каналов через соответствующие выходные регистры блока 8 объединяются

1238267 выходным коммутатором этого блока.

Структура блока. 8, блока 5, формирователя 4 сигнала. адреса такова, что число каналов блока 5 буферной памяти равна числу столбцов матрицы бло" 5 ка 5 буферной памяти и равно числу элементов ИЛИ 23-30 формирователя 4 сигнала адреса.

При рассмотрении рабОты .преобразователя допустим, что Формат кадра

256х256, блок 8 памяти с. целью повышения быстродействия прн считывании и сокращении времени записи разделен на восемь каналов.

Преобразователь ТЗ стандарта ра- 15 ботает Следующ м образом.

От синхрогенератора выходной развертки на счетный вход и вход .установки третьего счетчика .9 и на второй вход распределителя 1 временных. 20 интервалов поступают импульсы элементов, синхроимпульсы кадров и строчные гасящие соответственно. От синхрогенератора входной развертки на первый вход распределителя 1 вре- 25

:менных интервалов и на входы сброса . первого и второго счетчиков 3, 6 поступают импульсы элементов и син-. хроимпульсы кадров соответственно.

В процессе преобразования преобразо- ЗО ватель рабоФает в трех режимах: считывания, накопления и записи.

Режим считывания информации с выхода блока 8 памяти осуществляется в активной части стРоки выходной развертки (фиг. 9, а - строчный гасящий, о " импульсы элементов, Ь, с — пять младших разрядов третьего .счетчика 9).. Третий счетчик 9 представляет собой 16-разрядный двоичный »

"счетчик. По считывании он формирует, сигналы адреса, из которых тринадцать старших разрядов через коммутатор 7 подаются на первый вход блока . 8 памяти. По одному и тому же адресу одновременно во всех блоках.8 памяти производится считывание информации, соответствующей восьми смежным элементам. По каждой нулевой кодовой. комбинации трех младших разрядов тре-5О .тьего счетчика 9 (фиг. 9 Ь,z,y) за щ скается второй блок 10 управления, .который формирует импульсы тактирования (фиг. 9 ) ) блока 8 основной памяти и импульсы стробироВания (фиге 15

9 и ) выходных регистров всех каналов блока 8 памяти. 3а каждый период импульсов тактирования формируется цикл считывания, в течение которого во всех каналах па одному адресу считывается информация, соответствующая восьми смежным элементам и переписывается в выходные регистры. В последующем цикле считывания выходной сигнал с трех младших разрядов третьего счетчика 9 поступает на вход блока

8 памяти, в результате чего происходит поэлементный вывод информации из блока 8 на вход .ЦАП 13 и считывание новой инФормации по новому адресу.

При такой организации считывания информация на выходе преобразователя появляется с задержкой на восемь элементов относительно начала считыва" ния по заданному адресу, поэтому третий счетчик 9 формирует сигналы адреса с опережением на восемь эле- . ментов относительно строчных гасящих импульсов (фиг. 9а, -Q.

Режим накопления заключается в подготовке. информации, соответствующей небольшому числу элементов раз-. ложения входной развертки, к записи в блок 8 памяти с помощью блока 5 буферной памяти. Допустим, что его объем позволяет накопить информацию шестнадцати элементов. В этом случае матрица блока 5 буферной памяти состоит из двух строк и восьми столбцов.

Входной видеосигнал при помощи АЦП 12 преобразуется в цифровую форму и подается на второй вход блока 5 буферной памяти. Запись в блок 5 произво» дится после каждого импульса элемен та разложения входной развертки (фиг. 10 8 ). При этом после фронта каждого импульса элементов (фиг.106, 66, 75, 88 ) на втором выходе распределителя 1. формируются импульсы стробирования (фиг. 6у, 7g ). В промежутках времени между "перезаписью информации иэ блока 5 в блок 8 памя- . ти импульсы стробирования формируются синхронно с импульсами элементов.

Если же импульс элемента разложения (Фиг. 8 3 ) поступает иа первый вход распределителя 1 временных интервалов в момент, когда на его третий вхад поступает сигнал с первого выхода первого блока 2 управления (фиг. 8 а ),то до окончания последне

ro формирование импульса стробирования задерживается (фиг. 8 +). Сигнал адреса При записи в блок 5 буферной памяти формируется первьи счетчиком 3 фиг. (10z -з4, выполнеиньм, 1238267 например, как 4-разрядный двоичный счетчик. При этом выбор столбца мат" рицы обеспечивается тремя младшими разрядами, а строк — старшими рвз- 5 рядами. Фронтом импульсов стробирования второго выхода распределителя

1 временных интервалов записывается информация в блок 5, а спадом обеспечивается переключение первого счет- 1О чика 3. Формирователь 4 сигнала адреса обеспечивает регистрацию каждо.го накопленного элемента и составление программы во время накопления, по которой информация распределяется в блоке 8 памяти. Регистрация накопленной информации осуществляется фронтом импульсов стробирования, поступающих нв третий вход формирователя 4 сигналов адреса. При этом 2б сигнал адреса, поступающий íà его второй вход, формируется тремя млад- шими разрядами первого счетчика 3.

Режим записи преобразователя обеспе чивает перезапись накопленной информации из блока 5 в блок 8 памяти и осуществляется sa время, определяемое сигналом с первого выхода.первого блока 2 управления (фиг..108 ) i течение строчного гасящего импульса ЗО (фиг. 10 в .) выходной развертки.

Реким записи начинается: с момента формирования фронта импульса на первом выходе распределителя 1 временных интервалов (фиг. 66, 7e ). При этом если фронт строчного гасящего импульса выходной развертки не совпадает с импульсом элемента (фиг.

6 8 ) входной развертки, то режим записи начинается с началом строчного 4Q гасящего импульса (фиг. бе). В противном случае (фмг. 7а, 6 ) режим записи начинается с некоторой задержкой (фиг, 7} после формирования импульса стробирования (фиг. 7 ), 45 который является управляющим при накоплении информации очередного элемента. Первый блок 2 управления возбуждается за время строчного гасяще. го импульса (фиг. I 1 c ) выходной 5О развертки только один раз фронтом входного импульса и нв его втором выходе .формируются три импульса (фиг.

11 3 ),, определяющие период циклов записи, a Ha первом - один импульс 55 (фиг. 1! Ь ), длительность которого определяет полное время записи. Выходкой сигнал первого блока 2 управления обеспечивает также подключение выхода второго счетчика б через коммутатор 7 к первому входу блока 8, переключение режима работы формирователя 4 сигнала адреса, а также переключение второго блока 10 управления в режим записи. Первый запуск второго блока 10 управления осуществляется в момент переключения его в режим записи, а остальные — спадом каждого отрицательного импульса (фиг.

llS ), поступающег6 íà его третий вход. Во -время циклов записи второй блок 1О управления, формирует импуль-. сы тактирования (фнг. 11м } н импульсы записи (фиг. 11н } блока 8 памяти.

В течение каждого цикла записи из блока 5 считывается информация всей строки его,матрицы, при этом выбор строки определяется сигналом .адреса, который формируется младшим разрядом второго счетчика 6, н подается на четвертый вход блока 5 буферной памя.ти. Сигналы,. в которых заключена считанная информация о яркости восьми элементов разложения,. поступают на входы соответствующих каналов блока

8 памяти. Запись информации s каждом канале блока 8 памяти осуществляется по одному адресу, который определяется выходньи сигналом второго счетчика 6. Выбор каналов, в которые требуется записывать накопленную информацию, определяется сигналом, формнруемьи ив -первом выходе формирователя 4 сигнала адреса (фиг. 11z †.g).

Например, если s блоке 5 буферной памяти была накоплена информация пяти элементов разложения, являющихся первыми элементвмн строки, то запись информации этих .элементов будет осуществляться в пать первых каналов .(фиг. 11 - ) во время одного из гасящих импульсов в течение первого цикла. На фиг. 11 показано, ято только в первом цикле сигналы т — принимают высокий уровень„ а сигналы и - — . низкий уровень. Если к следующему гасящему импульсу накопилось также пять элементов, то время следующего строчного гасящего импульса используется для записи в три последующих канала блока 8 памяти (фиг. 1 » -4) в течение первого цикла записи и в два первых канала в течение второго цикла записи (фиг. 11 t, g ). .Нв втором выходе. формирователя 4 сигналов адре1238267 са формируется сигнал по форме, аналогичный сигналу (фиг 11 4 ), формируеМоМу на восьмой шине первого выхода. Этим сигналом определяется запись в последний канал блока 8 памяти. В результате логического умножения этого сигнала и импульсов записи (фиг. Ilн ) в блок 8 памяти на выхо, де элемента И формируются импульсы (фиг. 11 î,,10. ), спадом которых обеспечивается переключение второго счетчика б (фиг. 10 и ) после перезаписи из блока 5:s блок 8 информации каждого восьмого элемента разложения.

Pаспределитель 1 временных интервалов (фиг. 2) работает csiep HM o6разом.

Импульсы элементов разложения (фиг. 6 8, 7 6, 8 Ь ) входного стандарта.запускают фронтом на первый формирователь 14 импульсов, на первом выходе которого формируются импульсы защитных интервалов (шиг. 6Ь, 7 8, 8 0 ), в течение которых преобразователю ТВ стандарта запрещено переключаться в режим записи, а на втором — импульсы стробирования (фиг. 6i, 7, 8 z ). Сигнал на пер-. вом выходе распределителя временных интервалов формируется при по- 50 мощи первогоЭ -триггера 16 строчным гасящим импульсом (фиг. ба, 7 o, ), который поступает на вход сброса непосредственно и снимает потенциал удержания первогоР -триггера 16 s 35 исходном состоянии. Опрокидывается первыйЭ -триггер (фиг. б е, 7.е ) либо фронтом строчного гасящего импульса (фиг. ба ), когда этот фронт не совпадает с импульсом защитного ин- 40 тервала (фиг. 6 Ь ), либо спадом импульса защитного интервала (фиг.

7F ), когда фронт строчного гасящего импульса {фиг. 7 a ) совпадает с временем формирования импульса защитно" 45 го интервала (фиг. 75 ) и, таким образом, исключается возможность одновременной записи информации в блок 5 буферной памяти и переход преобразователя в режим заниси. Когда первый 50 блок 2 управления находится в невоэбужденном состоянии, то сигнал, поступающий на третий вход распределителя 1 временных интервалов, удерживает второйр -триггер 17 в исход- 55 ном состоянии и обеспечивает прохождение через второй элемент И 18 и элемент ИЛИ 20 на второй выход

/ распределителя 1 (фиг. 6, 7 ).

Когда же первый блок 2 управления находится в возбужденном состоянии, с входа сброса второгоЭ -триггера

17 снимается потенциал, удерживающий его в исходном состоянии, и исключается прямой проход импульсов стробирования через элемент И 18.

В этом случае импульсом стробированияз -триггер 17 переводится в другое состояние (фиг. 8 g ).D -триггер

17 устанавливается в исходное состояние сигналом, который поступает на

его вход сброса s момент окончания режима записи. В момент установки второгоЭ -триггера 17 в исходное состояние запускается второй формирователь 19 импульсов, на выходе. которого формируется задержанный импульс стробирования (фиг. 8 Е ). Этот импульс проходит через элемент ИЛИ 20 и поступает на второй выход распределителя 1 временных интервалов, благодаря чему полностью исключается возможность записи информации в блок

5 буферной памяти в то время, когда преобразователь находится s режиме записи.

Формирователь 4 сигналов адреса (фиг. 3) работает следующим образом.

После режима записи перед началом накопления информации блок 21 памяти полностью очищен от старой информа . ции, т.е. во все ячейки памяти запи- . саны нули. При условии,.что в восемь каналов блока & памяти информация записывается за три цикла, матрица блока 21 памяти должна состоять из восьми, строк и трех столбцов. В ре" жиме накопления сигналом с выхода первого блока 2 управления снимается потенциал, удерживающий счетчик

22 в нулевом состоянии. Этот же сигнал проходит через инвертор 31 и через элементы И 23-30 и на первый выход формирователя 4. Логический уровень на этом выходе позволяет считывать информацию сразу во всех каналах блока 8. По мере поступления импульсов стробирования со второго выхода распределителя l временных интервалов .на четвертый вход блока

21 памяти в его матрице записываются логические "1". При этом выбор столб" ца матрицы определяется сигналом адреса с выхода счетчика 22. Выбор строки матрицы определяется сигналом адреса, который поступает на первый

1238267

10 вход блока 21 памяти, и формируется тремя младшими разрядами первого счетчика 3. В начале заполняется столбец, выходы триггеров которого являются выходами блока 21 памяти.

Когда кодовая комбинация на первом входе блока 21 памяти принимает ну- . левое значение, счетчик 22 переключается, что обеспечивает заполнение среднего столбца. После очередного 10 переключения счетчика 22 происходит заполнение последнего столбца. В режиме записи выходной сигнал с первого выхода первого блока 2 управ- ления (фиг. IIS ) поступает на вход 15 . счетчика 22 и устанавливает его в нулевое состояние. Выходной сигнал блока 21 памяти проходит через элементы

И 23-30. Выходные сигналы со второго выхода первбго блока 2 управления

20 поступают на третий вход блока 22 памяти, Спад этих импульсов обеспечивает сдвиг записанной информации в .регистрах сдвига и одновременно стирание использованной информации.по одному столбцу.

Первый блок 2 управления (фиг. 4) работает следующим образом., Импульс, поступающий на вход первого блока 2 управления, переводит 30

D"триггер 32: в противоположное состояние (фиг. 6 е, 7е, 11 Ь ). Вьмодной сигнал этого триггера является разрешающим сигналом для запуска генератора 33 и счетчика 34. При поступлении этого сигнала на вход счетчика 34 он отсчитывает три импульса (фиг. 1.1 S ), после чего выходной .сигнал дешифратора 35 поступает на вход

Р -триггера 32 и устанавливает его в щ исходное состояние, Выходной сигнал

D -триггера 32 является запрещающим для работы генератора 33, этот же сигнал устанавливает счетчик 34 в исходное состояние. 45

Второй блок 10 управления (фиг..5) работает следуницим образом.

При поступлении на второй вход блока 10 сигнала, соответствующего уро ню логического "0", блок 10 на- 50 ходится- в режиме считывания. При поступлении на вход дешифратора 42

3-разрядного цифрового сигнала, кодовая комбинация которого равна 8, она начинает вырабатывать импульсный 55 сигнал. Эта последовательность импульсов через коммутатор 41, элемент

ИЛИ 40 поступает на вход ждущего мультивибратора 36. Ждущие мультивибраторы 36, 37 и 38 запускаются поочередно по цепочке, при этом ждущий мультивибратор 36 формирует сигнал тактирования для блока 8 памяти (фиг. Il ), а дешифратор 42 — сигнал стробирования выходнбго регистра блока 8 памяти. В момент поступления перепада напряжения с уровня логического "0" в уровень логической "1" (фиг. 11 6 ) на второй вход второго блока 10 управления запускается ждущий мультивибратор 43, вьгходной сигнал которого проходит через элемент

ИЛИ 40 и запускает цепочку идущих мультивибраторов 36, 37 и 38. При этом выходным сигналом ждущего мультнвибратора 38 переводится в противоположное состояние и -триггер 39.

Установленный уровень логической "1" на входе блока 10 управления поступает на управляющий вход коммутатора 41 и на вход ждущего мультивибратора 36 через элемент ИЛИ 40 и коммутатор 41 и подключены импульсы, поступающие на третий вход второго блока 10 управления. Эти импульсы запускают цепочку ждущих мультивибраторов 36, 37 и 38. В момент возбуждения ждущего мультивибратора 36

D -триггер 39 устанавливается в исходное состояние, а выходным сигналом ждущего мультивибратора Э8 Ъ -триггер 39 вновь опрокидывается, т.е.. у-триггер 39 формирует сигнал записи в блок 8 памяти (фиг. 11).

Формула изобретения

1. Преобразователь телевизионного стандарта, содержащий .первый и второй счетчики, входы сброса которых являются входами кадровых синхроимпульсов входной развертки, первый блок управления, первый вход которого соединен с первым входом формирователя сигналов адреса, выходы разрядов второго счетчика соединены с первым входом коммутатора, выход которого соединен с первым входом блока памя-. ти, выход. которого соединен с входом цифро-аналогового преобразователя, третий счетчик, счетный вход и вход установки которого являются входами импульсов элементов разложения и кадровых синхроимпульсов выходной . развертки соответственно, выходы младших разрядов третьего счетчика

1238267

12 соединены с первым входом второго блока управления, а выходы остальных, разрядов третьего счетчика — с вторьм входом коммутатора, вход управления которого соединен с первьм вы- S ходом первого блока управления, первый и второй выходы второго блока управления соединены соответственно с вторым и третьим. входами блока памяти, четвертый вход которого соединен с первьм выходом формирователя сигнала адреса, второй вход формирователя сигнала адреса соединен с выходом первого счетчика, а также ана-. лого-цифровой преобразователь, вход, 15 которого является входом устройства, отличающийся тем, что, с целью повышения точности преобра- . зования сигнала при произвольных соотношениях и изменении частот вход-20 кой и выходной разверток, в него введены блок буферной памяти, элемент И и распределитель временных интервалов,.первый вход которого является входом импульсов элемектов 25 входной развертки, а второй вход— входом строчных гасящих импульсов выходной развертки, первый выход распределителя временных интервалов соединен с входом первого блока управле-щ ния, а-второй выход — со счетным входом первого счетчика, первым входом блока буферной памяти и третьим входом формирователя сигнала адреса, второй выход которого соединен с пер 3$ вым входом элемента И, а выход элемента И вЂ .со счетньм входом второго счетчика, второй вход блока буферной памяти соединен с выходом аналого-, .цифрового преобразователя, третий вход — с выходом первого счетчика, четвертый-вход — с выходами младших разрядов второго счетчика, а выход блока буферной памяти — с пятым вхо дом блока памяти, выходы младших раз-4$ рядов третьего счетчика соединены также с шестьм .входом блока памяти, первый выход первого блока управления соединен с третьим входом распределителя временных интервалов и SO вторьм входом второго блока управле" ния, второй выход которого соединен с втврьи входом элемента И, второй выход первого блока управления соединен с четвертым входом формы- $$ рователя сигнала адреса и с третьим входом второго блока управления.

2. Преобразователь по п. ), о тл и ч а ю шийся тем, что распределитель временных. интервалов содержит первый формирователь импульсов,, первый выход которого соединен с первьм входом первого элемента И, а выход первого элемента И вЂ” с тактовьм входом первого D-триггера, вход сброса которого соединен с вторьм входом первого элемента И, второй выход первого, формирователя импульсов соединен с первым входом второго элемента И и тактовым входом второго

D-триггера, выход которого соединен с входом второго формирователя импульсов, выходы второго элемента И и второго формирователя импульсов соединены с первым и вторьм входами элемента ИЛИ соответственно, второй вход второго. элемента И соединен с . входом сброса второго Э -триггера, вход первого формирователя импульсов и вторые входы первого и второго элементов И являются соответственно первым, вторьи к третьим входами распределителя временных интервалов, выходы первого Р-триггера и элемента ИЛИ являются соответСтвенно первьм и вторьм выходами распределите ля временных интервалов .

3. Преобразователь по п. }, о тл и ч а .ю шийся тем, что форми рователь сигкалов адреса содержит блок, вход старшего разряда первого входа которого соединен со счетньм входом счетчика, выход счетчика соединен с вторьм входом блока памяти, а каждый выход блока памяти соединен с первьи входом соответствующего элемента, И, прк этом последний выход блока памяти является вторьм выходом формирователя сигналов адреса, вход сброса счетчика соединен через инвертор с вторыми входами каждо1о элемента И и является лервьи входом формирователя сигкалов адреса, первый, второй, третий и четвертый входы блока памяти являются со-. ответственно вторьи, третьюю к четвертьи входами. формирователя сигналов адреса, выходы элементов И обьедикены и являются выходом формирователя сигнала адреса.

4. Преобразователь по и. 1, о тл к ч а ю шийся тем, что первый блок управления содержитЭ -триггер, выход которого соединен с входами сброса счетчика и генератора, выход

13 12 последнего соединен со счетным входом счетчика, выход счетчика соединен с входом дешифратора, выход которого соединен с входом сброса D-триггера, тактовый вход и выход

D-триггера, а также выход генератора являются соответственно входом, первым и вторым выходами первого блока управления.5. Преобразователь по п. 1, о т— л и ч а ю шийся тем, что второй . блок управления содержит три последовательно соединенных ждущих мультивибратора, выходы первого .и третьего мультивибраторов соединены соответственно с входом сброса и тактовым входомЭ -триггера, вход первого ждущего .мультивибратора соединен с.выходом с

38267 14 элемента ИЛИ, первый вход которого соединен с выходом коммутатора, первый вход коммутатора соединен с выходом дешифратора, вход управления коммутатора соединен соответственно с входами Р-триггера и четвертого ждущего мультивибратора и является вторым входом блока управления, выход четвертого ждущего мультивиб10 .ратора соединен с вторым. входом элемента ИЛИ, вход дешифратора, второй вход коммутатора и выходЭ -триггера являются. соответственно первым, третьим входами и первьк выходом второго блока управления, выход первого ждущего мультивибратора обьединен с выходом дешифратора и является вторым выходом второго блока. управления.

1 тт,ь т

Усе 7

1238267 фиг. 11

Составитель Г. Росаткевич

Редактор М. Келемеш Техред М. Ходанич

Корректор О. ЛУговаЯ

Заказ 3306/59 Тираж б24

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113О35, Москва, Ж-35, Раушская наб., д. 4/5

Подписное

Производственно-полиграфическое предприятие, r. Ужгород, ул. Проектная, 4