Цифровой функциональный преобразователь

 

Изобретение относится к вычислительной технике и позволяет вычислять как значения корня квадратного из суммы квадратов двух аргументов, так и разность квадратов двух аргументов и квадрат одного . Цифровой функциональный преобразователь содержит два счетчика, накапливающий сумматор, коммутатор, два элемента И и бдок управления. В первом режиме преобразователь вычисляет значения корня в каждом цикле вычис-i лений, во втором - значения разности квадратов и квадрат одновременно в каждом цикле вычислений. 2 ил. сл tc tc со 00 ф

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (19) 01) I) 4 G 06 F 7/544

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ВНИм;&<я

К А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

flO ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3815973/24-24 (22) 19.11.84 (46) 07,07.86.Вюл. Ф 25 (72) Е.Ф.Киселев (53) 681.325 (088.8) (56) Авторское свидетельство СССР

У 780006, кл.С 06 F 7/38, 1978.

Мельников А.А., Рыжевский А.Г., и Трифонов Е.Ф. Обработка частотных и временных импульсных сигналов,М,: Энергия, !976, с.89, рис.74. (54) ЦИФРОВОЙ ФУНКЦИОНАЛЬНЫЙ ПРЕОБРАЗОВАТЕЛЬ (57) Изобретение относится к вычислительной технике и позволяет вычислять как значения корня квадратного из суммы квадратов двух аргументов, так и разность квадратов двух аргументов и квадрат одного аргумента.

Цифровой функциональный преобразователь содержит два счетчика, накапливающий сумматор, коммутатор, два элемента И и блок управления. В первом режиме преобразователь вычисляет значения корня в каждом цикле вычис -i лений, во втором — значения разности квадратов и квадрат одновременно в каждом цикле вычислений. 2 ил, Изобретение относится к вычислительной технике и может быть использовано н специализированных вычислителях в системах преобразования ко1242936 операции вычисления кода второй функции

f, (x,y) =gx + У ) О (2) ординат.

Цель изобретения — расширение. класса решаемых задач за счет обеспечения возможности вычисления квадратного корня из суммы квадратов двух аргументов и операции возведения в квадрат одного аргумента, предстанленных число-импульсными кодами, На фиг.1 предстанлена структурная схема преобразователя; на фиг ° 2 функциональная схема блока управления, Преобразователь содержит перный счетчик 1, второй счетчик 2, сумматор 3, блок 4 управления, коммутатор

5, первый элемент И 6, второй элемент

И 7 входы запуска 8, тактовый 9 управления режимом 10, первого аргу мента 11, второго аргумента 12 устройства, вход 13 переголнения блока управления, выход !4 разности квадратов устройства, выход 15 квадрата одного аргумента, входы 16 сумматора, вход 17 вычитания второго счетчика, вход 18 накопления второго счетчика, выход 19 переноса сумматора, выход 20 квадратного корня преобразователя, выход 21 управления вторым счетчиком блока управления, тактирующий выход 22 блока управления, выход 23 управления накоплением аргумента, знаковый выход 24

0 блока управления и устройства, пер— вый 25, второй 26 и тертий 27 стробирующий выходы блока управления, выход 28 преобразователя, Блок 4 управления содержит регистр 29, первый 30, второй 31, третий 32 триггеры, первый 33, второй

34, третий 35, четвертый 36, пятый

37, шестой 38, седьмой 39, восьмой

40, девятый 41, десятый 42, одиннадцатый 43, двенадцатый 44, тринадцатый 45, четырнадцатый 46 элементы И, первый 47, второй 48, третий 49, четвертый 50 элементы ИЛИ, Преобразователь функционирует следующим образом.

Преобразователь предназначен для выполнения по двум двоичным кодаи аргументам х ),О и у >, Π— операции вычисления функции (f„(x,у) / = с1 — р = fx — У /;

О при х,у

1 при х с у. и операции вычисления кода третьей функции

f, (х у) = р, (3) где Е !

0 разрядная цифра знакового разряда кода функции f<(х,у) р и и — коды, определяемые виражениями р =8xvR у; (4) и = х v 8 у, с; Каждым И41 и И47 запрещается по третьим входаи работа элементов 34 .и 35 соответственно, в связи с чеи окончание формирования импульсов

И41 отмечается генерацией импульса 0 И25 (по И25 формируется первый И48, после. окончания которого регистр

29 переходит н состояние "0100" второго периода, а окончание формирования импульсов И47 отмечается генерацией импульса И35 (по И35 генерируется второй И50, после окончания которого регистр переходит в состояние

"0010" третьего периода).

i5

В каждом из режимов цикл вычисления начинается по входу 8 запуска непосредственно, устанавливающему н

"О" счетчики 1 и 2, накапливающий

)О сумматор 3 и триггеры 30 и 31, а .после окончания импульса с входа 8 регистр 29 устанавливается н состояние " 1000" первого периода вычислений и на входы li и 12 поступают

2. > число-импульсные коды (ЧИК) ЧИКх и

ЧИКУ, В процессе работы преобразователя на входах и выходах его узлов и элементов вырабатываются коды, импульсы и логические сигналы, обозна30 чаемые в описании соответстненно буквами Ф, И и Л, после каждой иэ которых стоит номер входа или выхода преобразователя или номер выхода соответствующего узла, либо номер соЗ-> ответствующего элемента, на выходе которого формируются сигналы.

В зависимости от значения сигнала

П10 функционирует преобразователь в двух режимах таким образом, что, в каждом цикле первого режима (П10= — 0) вычисляется прямой код фикции (1), à в каждом цикле второго режима вычисляются коды функций (2) и (.3 ) ) 242936

Если аргументы не равны, то по

И25 генерируется И43. После окончания И43 триггер 30 переключается в состояние "1" и активизирует работу элементов 44 и 45, при неравных ар- 5 гументах по И25 генерируется И42, устанавливающий триггер 31 в состояние"1".

В течение первого периода (состояние регистра 29 "1000" ) элемент 49 вырабатывает импульсы И23 ЧИКр, а в момент действия И25 очередной И23 не вырабатывается. Для того,-чтобы в течение первых двух периодов И23 было равно ЧИКс1, в конце второго 15 периода (состояние "0100") по И43 прн неравных аргументах всегда генерируется один импульс.

Таким образом, на выходе 23 в течение первого периода формчруются 20

И23 = ЧИКр, а в течение первого и второго периодов И23 = ЧИК .

30

В первом периоде И23 = ЧИКр (по ЧИКр в счетчике 1 формируется код

Ф15=р), а во втором периоде 2 на выходе 22 вырабатываются импульсы

И22 = ЧИК (q-р), после окончания каждого из которых код Ф16=2 Ф15+1 суммируется накапливающим сумматором 3 — при П21 = О. Если в момент действия очередного И22 П19 = 1 (т.е. переполнен комбинационный сумматор накапливающего сумматора 3), то элемент 7 генерирует И18, увеличивающий на"1" содержимое счетчика 2,,З5

Поэтому после окончания последнего

И22 в счетчике 2 и сумматоре 3 формируется код функции (11.

В третьем периоде элемент 36 генерирует импульс, по которому с преоб- . 40 разователя производится съем кода .функции (!) и генерируется И48. После окончания И48 регистр 29 устанавливается в состояние "0001 четвертого периода. В четвертом периоде

45 элемент 46 по очередному И9 генерирует импульс, по которому формиру ется четвертый И50. После окончания

И50=И39 регистр 29 переходит в сос" тояние "0000". На этом цикл вычисле- 50 ний заканчивается, а следующий цикл начинается с поступлением на преобразователь очередного И8.

Во второме режиме П10 = 1, а код функции (2! формируется в процессе 55 линейной развертки аргумента z(t)

+ d z(t) до момента t,, когда рач венство по которому элемент 6 при П19 = О генерирует И17, уменьщающий на "1" содержимое счетчика 2. Этот процесс (т.е. вычисление по алгоритму (!2), продолжается до момента времени t", в который счетчик 2 на выходе 13 переполнения на вычитание генерирует И)3, по которому формируется третий И48 = И13.

При этом, если выполняется условие + г п (8) выполняется с допустимой ошибкой, что позволяет принять 2 (х»у) z(t ) °

Во втором режиме вычисление функ, ций (3) и (2 ) производится следующим образом.

В этом режиме сигналом П10 = 1 saпрещена работа элементов 36 и 38.

Поэтому в первом периоде И23

= ЧИКр и счетчиком l формируется код р, а счетчиком 2 и сумматором

3 — код .По И25 код p = Ф28 снимается с преобразователя.

Во втором периоде на выходе 23 вырабатываются импульсы fHK(q-p),по которым в счетчике I код Ф15 изменяется от р до q.Ïîýòîìó после окончания второго периода в счетчике 1 содержится код Ф15 = <, а в счетчике

2 и накапливающем сумматоре 3 код Ф28 = p, В третьем периоде на входах сумматора 3 устанавливается слагаемое

Ф16 = 2 Ф15 + 1. (6)

В третьем периоде после окончания первого И22 (т.е. соответствующего импульсу И9) триггер 32 переключается в состояние "1", по которому на выходе 23 по И9 начинают.вырабатываться импульсы И23 = RHKjAZ(t) .g»

Поэтому сумматор 3 по каждому И22 про" изводит суммирование без знаковых разрядов кода Ф20 > 0 с кодом (-(2j+1)g = а с О, а в момент действия каждого И22 на выходе 19 вырабатывается сигнал

l,ïðè (Ф20+а ) ) О, т.е. переполП!9= нения нет;(7)

О,при (Ф20+а ) (О, т.е.переполнение отрицательное, 1242936 то в некоторый момент времени 3 счетчик 1 переходит в состояние !!

"1", соответствующем Ф15 = 2 — 1, и остается в данном состоянии до поступления на преобразователь очередного И8. Это осуществляется за счет того, что при условии (8) noc-!! Il ле перехода счетчика 1 в он начинает по каждому И23 вырабатывать импульс переполнения на сложения, по которому в счетчик 1 с его входов !

1 фиксированно заносится код (2 — 1), После окончания третьего И48 регистр 29 переходит в состояние четвертого периода, в котором по И9 генерируется И46, По И46 вырабатывается И27 и производится съем с преобразователя кода Ф15 значения квадратного корня, а после окончания И48 регистр 29 переходит в состояние "0000! . На эгом цикле вычисление фнукций (2 ) и (3) заканчивается, а следующий цикл начинается по очередному И8, 20

Формула изобретения ния операпии извлечения квадра ного корня из суммы квадратов двух аргу r ментов и операции возведения в квадрат одного аргумента, в него введены второй счетчик и блок управления, содержащий регистр, три триггера, четырнадцать элементов И и четыре элемента ИЛИ, причем входы запуска, управления режимом, первого аргуменга, второго аргумента и тактовый вход преобразователя являются одно:менными входами блока управления, гактирующий выход блока управления соединен с первыми входами первого и второго элементов И преобразовате. пя и с синхронизирующим входом наЦифровой функциональный преобразо30 ватель, содержащий первый счетчик, накапливающий сум!атор, коммутатор и два элемента И, причем прямые выходы разрядов первого счетчика соединены с информационными входами первой группы коммутатора, выходы которого соединены со сдвигом на один разряд в сторону старших разрядов с информационными входами накапливающего сумматора, о т.л и ч а ю шийся тем, что, с целью расширения класса решаемых задач за счет обеспечения дополнительных возможностей выполнекапливающего сумматора> выход управления накоплением аргументов блока управления соединен со счетным вхоцом первого счетчика, вход сброса которого соединен с входами сброса накапливающего сумматора и второго счетчика и с входом запуска преобразователя, выход управления вторым счетчиком блока управления соединен с вторым входом первого элемента И преобразователя, с вторым инверсным входом второго элемента И преобразователя и с управляющим входом коммутатора, информационные входы второй группы которого соединены с инверсными выходами первого счетчика, выход Переполнения второго счетчика подключен к входу признака переполнения блока управления, вь|ходы первого и второго элементов

И преобразователя соединены с входами вычитания и суммирования второго счетчика соответственно, выход переноса накапливающего сумматора соединен с третьим инверсным входом первого элемента И преобразователя и, третьим входом второго элемента И преобразователя, вход младшего разряда накапливающего сумматора и входы записи первого счетчика соединены с шиной логической единицы преобразователя, выходы первого счетчика являются выходами квадратного корня преобразователя, выходы накапливающего сумматора и второго счетчика являются выходом разности квадратов и выходом квадрата одного аргумента преобразователя соответственно, знаковый выход блока управления является одноименным выходом преобразователя, первый, второй и третий стробирующие выходы блока управления являются выходом выборки значения квадрата одного аргумента, вь!ходом выборки значения разности квацратов и выходом выборки значения квадратного корня преобразователя соответственно, причем вход запуска блока управления соединен с входами сброса первого и второго триггеров и входом записи начального кода регистра„ тактовый вход блока управления соединен с синхронизирующим входом трегьего триггера, с первыми входами ." первого по пятый и четырнадцатого элементов И блока управления, вход управления режимом блока управления соединен с информационным! 242936 входом третьего триггера, первым инверсным входом шестого и первыми входами седьмого и восьмого элементов И, с вторым входом пятого элемента И и вторым инверсным входом четвертого элемента И, вход первого аргумента блока управления соединен с первыми входами девятого элемента

И и первого элемента ИЛИ, вход второго аргумента блока управления соединен с вторыми входами первого элемента ИЛИ и девятого элемента И и с первым входом десятого элемента И, второй вход которого соединен с 15 первым входом одиннадцатого элемента

И и первым стробирующим выходом блока управления, выходы десятого и одиннадцатого элементов И соединены с входами установки второго триггера и синхронизирующим входом первого триггера соответственно, информационный вход первого триггера соединен с шиной логической единицы преобразователя, выход второго триггера 2S соединен со знаковым выходом блока управления и является одноименным .выходом преобразователя, выход первого триггера соединен с первыми входами двенадцатого и тринадцатого элементов И, второй вход двенадцатого элемента И соединен с выходом пер. вого элемента ИЛИ, с вторым инверсным входом третьего элемента И и с вторым входом одиннадцатого элемента. И, второй вход тринадцатого элемента И соединен с выходом третьего элемента И и первым входом второго элемента ИЛИ, входы с второго по пятый которого соединены с выхода- 40 ми четырнадцатого элемента И, входом признака переполнения блока управления, выходом четвертого элемента И и выходом второго элемента И блока управления соответственно, выход второго элемента ИЛИ соединен с синхронизирующим входом регистра, выход первого разряда которого соединен с вторыми входами седьмого и второго элементов И блока управления, выход второго разряда регистра соединен с вторым входом шестого элемента И и третьим входом третьего элемента И, выход третьего разряда регистра соединен с третьими входами четвертого и пятого элементов И, с инверсным входом сброса третьего триггера и выходом управления вторым счетчиком блока управления, выход четвертого разряда регистра сc åäèíåí с вторым входом четырнадцатого элемента И, выход которого соединен с вторым входом восьмого элемента И, выход восьмого элемента И соединен с третьим стробирующим выходом блока управления второй и первый стробирующие выходы которого соединены с выходами четвертого и второго элементов И блока управления соответственно, выход управления накоплением аргументов блока управления соединен с выходом третьего элемента ИЛИ, и с третьими входами шестого и седьмого элементов И, входы с первого по четвертый которого соединены с выходами девятого, первого, двенадцатого и тринадцатого элементов И блока управления соответственно второй вход первого элеФ мента И блока управления соединен с выходом третьего триггера, а выходы пятого, шестого и седьмого элементов И соединены с первым, вторым и третьим входами четвертого элемента

ИЛИ, выход которого является тактирующим выходом блока управления, выход девятого элемента И подключен к третьему инверсному входу второго элемента И блока управления.

1242936

Составитель С, Куликов

Редактор Е.Папп Техред Н.Бонкало Корректор А. Зимокосов г.

Заказ 3705/47 Тираж 671 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская иаб., д.4/5

Производственно-полиграфическое предприятие, г.ужгород, кл.Проектная,4