Устройство для сопряжения микропроцессорной системы с внешними устройствами с контролем

 

Изобретение относится к микропроцессорной технике и может быть использовано при проектировании микропроцессорных систем и микро-ЭВМ с высокими показателями надежности. Целью изобретения является повьшение надежности устройства за счет осуществления контроля времени ответной реакции адресуемого внешнего устройства . В случае возникновения отказа внешнего устройства устройство для сопряжения обеспечивает коммутацию следующего внешнего устройства. Устройство содержит шифратор, блок асинхронной связи, сумматор адреса, блок анализа запросов, два буферных регистра , счетчик времени цикла ожидания , счетчик адреса, дешифратор. Триггер управления, два блока элементов И, три элемента И и два элемента ИЛИ, 3 ш1., 2 табл. (Л ю со сд Од

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСН ИХ

РЕСПУБЛИН (50 4 G 06 F 11/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3816082/24-24 (22) 19.11.84 (46) 07.07.86. Бюл. Р 25 (71) Харьковское научно-производственное объединение по системам автоматизированного управления (72) К.Г. Карнаух, С.Е. Баженов, Г.Н. Тимонькин, В,Б, Самарский, С,Н. Ткаченко, В.В. Топорков, . В.С. Харченко и В.И. Ярмонов (53) 681.3(088,8) (56) Коффрон Дж. Технические средства микропроцессорных систем. — M.:

Мир, 1983.

Авторское свидетельство СССР

11 734657, кл. 0 06 g 3/04, 1978. (54) УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ МИКРОПРОЦЕССОРНОЙ СИСТЕМЫ С ВНЕШНЙМИ УСТ-

РОЙСТВАМИ С КОНТРОЛЕМ

„„Я0„„1242956 А 1 (57) Изобретение относится к микропроцессорной технике и может быть использовано при проектировании микропроцессорных систем и микро-3ВМ с высокими показателями надежности.

Целью изобретения является повышение надежности устройства за счет осуществления контроля времени ответной реакции адресуемого внешнего устройства. B случае возникновения отказа внешнего устройства устройство для сопряжения обеспечивает коммутацию следующего внешнего устройства. Устройство содержит шифратор, блок асинхронной связи, сумматор адреса, блок анализа запросов, два буферных регистра, счетчик времени цикла ожидания, счетчик адреса, дешифратор, триггер управления, два блока элементов И, три элемента И и два элемента

ИЛИ, 3 ил., 2 табл.

12/ 29.56

Изобретение от Ioc.ится к микропро- цессорной технике и может быть использовано при проектировании микропроцессорных систем и микро-ЭВИ с высокими показателями надежности.

Целью изобретения является повыше-ние надежности устройства за счет осув.:,есгвления контроля времени ответной реакции адресуемо о внешнего устройстга.

На фиг, 1 представлена функциона уьнан схема. устройства для сопрггжения микропроцессорной системы с внешними устройствами с контролем; на фиг. 2 — схема блока асинхронной связи; на фиг. з — схема блока анали

"-г =алрос-.в.

Устройс-.во (фиг, 1) содержит шифратор 1, блок 2 асинхронной связи, сумма;ср 3 адреса, блок 4 анализа заг:росов, первый и -. òîðoé буферные ре1истры 5 и 6 соответственно, счетчик 7 времечи цикла ожидания, счетчик В адреса, дешифратор 9, триггер

10 управления, первый и второй блоки

1! и 12 элементов И cooTBPT(твенно, первьй — третий элементы И !3-15 cG ответственно, первый и второй элементы ИЛИ 16 и 17 соответственно, выход

18 данных микропроцессоров, выход !9 адреса микропроцессора, выход 20 синхронизации цикла работы микропроц ссора, первый и второй выходы 21 и

22 с/оответственно синхронизации так то:зого генератора системы, выход 23 разрешения приема информации микропроцессора, первый — fllpñòoé выходы

24.-29 соответственно шифратора первый выход 30 блока 2 асинхронной свез -, пепвыйл вход †вых 31 блока 2 нхро-=-:OH связи, первый вход-выход

31 блока 2 асинхронной связи., второй выход 32 и второй вход .33 блока 2 асинхронной связи, первый и второй входы 34 1л 35 соответственно блока анализа запросов, выход 36 блока 4 анализа запросов, выход 37 номера неисправного внешнего устройства, выход 38 отказа устройства, выход 39 сигнала "îòîâíîñòè устройства, выход

40- запрося прерывания интерфейсной

MBT HcTpàëH =истемы, вход 41 прерыван..-.:я микропроцессора.

Блок 2 асинхронной связи (фи". 2) содержи"; первый и второй эл:ементы

42 H 43 задержки соответственно, первый — третий триггеры 44-46 управле =:я cooòçeòcòíåíèo, пер:-..:й — третий магистральные усилители 47-49 соответственно и первый — третий элеменгы И 50-52 соответственно..

Блок 4 анализа запросов (фиг. 3)

=одержит элемент 53 задержки, триггер 54 управления и элемент И 55.

Устрсйство работает следующим образом

lO

В начале Icã..êäo "o машинного цикла обращения микропроцессора к внешним устройствам в такте Т1 микропроцессор вырабатывает синхронизирующий сигнал ЯУ!10 на выходе 20 по которому производится установка B единицу триггера !0 уг,*равления и формтлруется сигнал синхронизации первого буферно:-о регистра 5, В результате этого производится запись кода слова состояния процессора в регистр 5. В этом :ке такте на выходе 19микропроцессора устанавливается код адреса внешнего устройства„ к которому осуществляется обращение. На выходе 39 устройстВа yc Tal аВЛИВаЕ-СЯ НУЛЕВОЙ СИГНаЛ ГОтoaHocTII. Код слова состояния процессора из регистра 5 поступает на вход шифратора 1, и на одном из его соот— ветствующих выходов устанавливается .:б единичный сигнал. Кроме того„. после псревода триг- !0 B состояние блок 2 а.синхронной связи в сг.учае =,озможности обмена информацией с выбранным внешним устройством выдает сигнал выполнения (ВПЛ) на втором выходе 32, По сигналу ВПЛ адресуемое внешнее устройство выдает сигнал ответа (ОТВ) в блок 2 асинхронной связи. При этом в рассматри/;и ваемом устройстве после разрешения выда,и сигнала ВПЛ осуществляется счет времени цикла ожидания, Этот режим выполняется путем записи серии тактовых импульсов г, в счетчик 7. !, Число И импульсов „ соответствует допустимому времени реакции адресуемого внешнего устройства на запрос.

Если от внешнего устройства приходит в пределах допустимого времени сиг iO нал ОТВ, то счет времени в счетчике 7 прекращается путем установки

elго в нуль, При этом в случае правильного функционирования аqpecyeMOго внешнего устройства содержимое

c"-IeTHHKa 8 равно нулю, Модификация адреса сумматором 3 не выполняется.

Работа шифратора 1 описана таблицей соответствия (табл. 1), 1242956

Т а блица 1

Выходы

Входы

25 26 27 28 29

4

D D

О 1

О О

О О О О 0 1 О 1 1

О О О О 0 0 1 1 О О

О О О О

1 О 0 О

О 1 О О

О О 1 О О 1 1 О

О 1

О О

О О О 0 I О. О О 1 О О О О 1 О

О 1 О О О 1 О О О О О О

0 . О

I 1

Значения входных сигналов D.-D„ шифратора 1 и значения его выходных сигналов на выходах 25-29 однозначно соответствуют кодам слова состояния процессора (PSW) при выполнении следующих циклов: MEMORY READ, MEMORY

WRITE, INPUT, OUTPUT, INTERPUT микропроцессора серии К 580 (INTEL 808 А).

Таблица2

Входы сумматора 3

Выход сумматора 3

Адресная Выходы шина 19 счетчика

4О ООООООО! OOO0000) 000000)n

0000)000

0001010)

00100001

00000111

00100000

00110101

01000101

50 00000000 00000000

ОООО!ООО OO!O!)O) 00)11)01

01000000

01001000

В случае, если в установленное (максимально допустимое) время сигнал ОТВ от адресуемого внешнего устройства не приходит, то с приходом (И+1)-го импульса на выходе переполнения счетчика 7 формируется единичный сигнал, который записывается в счетчик

8. Следовательно, микропроцессор в этом случае выходит в режим Ожидание ".

Сформированным в счетчике 8 кодом

00...01 происходит модификация адре.са внешнего устройства. Операцию модификации осуществляет сумматор 3 адреса. Модификации подвергаются В

Ф старших разрядов кода адреса путем увеличения на единицу этого кода.

В результате этого формируется код адреса следующего по счету внешнего устройства. В рассматриваемом случае триггер 10 в исходное состояние не возвращается, а остается в единичном состоянии, что обеспечивает воэможность повторного осуществления счета времени цикла ожидания. Если сигнал

ОТВ приходит в пределах установленного времени, то в -м также режима (цикла) ожидания по заднему фронту импульса V он выходит из режима ожи..1 дания и продолжает работу. В противном случае содержимое счетчика 8 увеличивается еще на единицу и в нем находится код 000...10. В результате этого

Происходит операция модификации адреса и формируется код адреса следующего внешнего устройства. Всякий раз после записи информации,в счетчик 8 на выходе 37 устройства формируется соответствующий код. В случае, если происходит отказ Всех Внешних устройств, то после отказа последнего из них на выходе 39 устройства формируется сигнал отказа.

Работа сумматора 3 адреса при мо30 дификации адреса внешнего устройства может быть описана таблицей соответствия (табл. 2), Иэ таблицы 2 соответствия сумматора 3 адреса следует, что модификация

1242956 адреса при нулевом содержимом счетчика 8 адреса (при исправной работе адресуемых внешних устройств) не осуществляется.

Блок 2 асинхронной связи функционирует следующим образом.

В исходном состоянии триггеры 4446 находятся в нулевом состоянии. С приходом управляющего сигнала от 1С триггера 10 и при отсутствии блокировки от блока 4 срабатывает элемент

И 50 и переводит триггер 44 в единичное состояние. В интерфейсную магистраль при этом выдается сигнал занятости магистрали (ЗМА), а на шифратор 1 управляющих сигналов — разре— шающий сигнал, по которому тот выдает в интерфейсную магистраль один из управляющих сигналов. 2С

Через время (время срабатывания первого элемента 42 задержки) триггер 45 устанавливается в единич-, ное состояние. На выходе 32 блока 2 устанавливается сигнал ВПЛ, и, кроме того, открывается второй элемент И .51 по первому входу. При поступлении единичного сигнала на вход 33 блока

4 (сигнала ОТВ) триггер 46 устанав3С ливается в единичное состояние, При этом единичный сигнал поступает на третий выход блока 2 и на вход второго элемента 43 задержки. Через время (время срабатывания второго элезг

35 мента 43 задержки) триггер 45 устанавливается в нулевое состояние. Третий элемент И 52 открывается по второму входу После снятия сигнала ВПЛ с входа 33 блока 2 триггер 46 уста<О навливается в нулевое состояние. Это вызывает установку в нуль первого триггера 44, что производит снятие сигнала захвата магистрали с выхода 31 блока 2. Шифратор 1 при этом

45 производит отключение от интерфеисной магистрали информационных, адрес ных и управляющих сигналов. На этом цикл работы. блока 2 заканчивается.

Блок 4 анализа запросов доступа с магистрали работает следующим образом.

Внешнее устройство, требующее доступ к интерфейсной магистрали, выдает сигнал запроса доступа к ма5 гистрали, который поступает на первый вход 34 блока 4. При отсутствии сигнала на входе 35 блока 4 на выходе элемента И 55 формируется сигнал разрешения доступа к магистрали, который поступает на выход блока 4.

Внешнее активное устройство, получив сигнал разрешения доступа к магистрали, отвечает сигналом подтверждения запроса, который поступает на вход 35 блока 4.

Этот сигнал поступает на 8-вход триггера 54 и на вход элемента 53 задержки, Элемент И 55 производит сброс сигнала разрешения доступа к магистрали. Нулевой сигнал с нулево-о выхода три" ãåðà 54 поступает на первый выход блока 4, блокиру-я работу блока 2 на использование у-стройства интерфейсной магистрали, После сброса единичного сигнала с входа 35 блока 4 через время Ф > (время работы элемента 53 задержки) триггер 54 устанавливается в исходное (нулевое) состояние.

Устрсйство для сопряжения микропроцесссрной системы с внешними устройствами с контролем работает следующим образом.

В исходном состоянии все элементы памяти находятся в нулевом ссстоянии. (Цепи установки в куль условно не показаны), В начале каждого машиннога цикла микрспроцессор выда :-т сигнал синхронизации SYNC, который поступает на выхсд 20 микропроцессора.

В каждом такте работы микропроцессора на выходы 21 и 22 устройства поступает последовательность импульсов

Ч „ и 4 соответственно.

При выполнении программы в первом такте каждого машинного цикла, кроме выставления сигнала SYNC на выходе

20 синхронизации цикла работы микропроцессора, на выходе 18 данных микропроцессора выставляется код слова состояния процессора, а на выходе 19 микропроцессора выставляется код адреса внешнего устройства (при выполнении операций приема, ПРМ, и выдачи

ВДЧ информации с/на адресуемое периферийное устройство).При одновременном появлении сигналов SYNC на выходе 20 микропроцессора и импульса 1, на выходе 21 тактового генератора системы на выходе элемента И 13 формируется единичный сигнал. В результате этого триггер 10 переходит в единичное состояние,а в регистр 5 за- писывается код слова состояния процессора.

1242956

Сигналы состояния микропроцессора поступают на входы шифратора 1 с выхода регистра 5. С нулевого выхода триггера 10 на выход 38 устройства поступает сигнал неготовности (нулевой сигнал). С единичного выхода триггера !О на блок 2 асинхронной связи поступает единичный сигнал, который указывает на требование мик- !О ропроцессора к обмену информацией с внешним устройством. По этому сигналу блок 2 асинхронной связи производит анализ логического условия

ЗМА ЛЗМ=! (наличие сигналов занятости интерфейсной магистрали и подтверждение запроса магистрали соответственно). Выполнение этого условия указывает, что интерфейсная магистраль не занята, т.е. другие активные 2р устройства (внешние устройства), подключенные к магистрали, не производят в данный момент обмен информацией и нет разрешения на использование магистрали. Если приведенное условие 25 выполняется, то блок 2 асинхронной связи выдает единичный сигнал на входе-выходе 31 (ЗМА) и на первом выходе 30, инициирующий работу шифратора 30

Единичный сигнал с выхода 30 блока 2 асинхронной связи производит открытие элемента И 14 по его третьему входу. В каждом такте работы устройства с приходом импульсов 11, с выхода 21 тактового генератора системы в счетчике 7 осуществляется выполнение операции счета числа импульФ сов (определение времени длительности цикла ожидания).

Шифратор 1 в . зависимости от значения кода слова состояния процессора, поступающего с выхода регистра 5, выдает один из управляющих сигналов, выдаваемый в интерфейсную магистраль 45 системы, а также осуществляет подключение к шинам адреса интерфейсной магистрали адресных сигналов. Кроме того, в режиме "Запись" или "Выдача" (ЗАП, ВДЧ) K шинам интерфейсной магистрали подключаются сигналы данных, а в режимах "Чтение" или "Прием" (ЧТИ, ПРМ) к шинам интерфейсной магистрали подключается информацион ный вход регистра 6. Через время задержки блок 2 асинхронной связи

1 выдает сигнал ВПЛ на втором выходе 32. По этому сигналу адресованное периферийное устройство или устрой11 I1 ство памяти в режимах, Запись и

Выдача" соответственно производят прием Информации и отвечают сигналам OTB. В режимах "Чтение и "Прием

\ выдают на шины интерфейсНой магистрали информационные сигналы и сопровождают их сигналом ОТВ.

По принятии сигнала ОТВ, в слу— чае правильного функционирования адресуемого внешнего устройства, на третьем выходе блока 2 асинхронной связи формируется единичный сигнал, который поступает на вторые входы первого и второго элементов ИЛИ 16 и 17 соответственно. В результате триггер 10 переходит в нулевое состояние и на выходе 39 устройства формируется сигнал "Готов". Кроме того, по этому сигналу происходят установка в нуль счетчика 7 времени цикла ожидания и подтверждение нулевого состояния счетчика 8 адреса. В режимах "Чтение" и "Прием по сигналу

ОТВ производится запись информации. в регистр 6. После принятия сигнала

ОТВ через время, необходимое для занесения информации в регистр 6, блок 2 асинхронной связи осуществляет сброс сигнала ВПЛ. Внешнее уст— ройство на сброс сигнала ВПЛ отвечает сбросом сигнала ОТВ. Блок 2 асинхронной связи. после сброса сигнала

CTB производит отключение сигнала

ЗМА, а также адресных, информационных и управляющих сигналов от интерфейсной магистрали. В случае, если при обращении микропроцессора к внешнему устройству интерфейсная магистраль оказывается закрытой, на первом выходе 30 .блока 2 асинхронной связи единичный сигнал не формируется и тем самым элемент И 14 остается в закрытом состоянии. Счет времени цикла ожидания в счетчике 7 не осуществляется. С нулевого выхода триггера !О на выход 38 устройства поступает нулевой сигнал. По этому сигналу микропроцессор переходит в режим ожидания на время, пока не освободится интерфейсная магистраль системы.

В случае, если режим обмена информацией между микропроцессором и адресуемым внешним устройством может быть установлен, но сигнал ОТВ от него не пришел, по истечении времени

Гр (после прихода N-го импульса на

1242956

1О счетчик 7) с приходом (3+1)-го импульса на выходе счетчика 7 формируется сигнал переполнения, который поступает на счетный вход счетчика 8.

В этом случае в счетчике 8 устанавливается код единицы. По коду содержимого счетчика 8 в сумматоре 3 происходит модификация кода адреса адресуемого .внешнего устройства. Модифи- 1Î кация адреса осуществляется путем увеличения на единицу кода адреса внешнего устройства. При этом продолжается осуществление контроля длительности цикла ожидания. В счет- 15 чик 7 записываются импульсы синхрони. зации г„

Если сигнал ОТВ приходит в пределах допустимого времени, работа устройства продолжается по описанному,20 алгоритму.

В случае, если второе адресуемое внешнее устройство не выдает сигнал

ОТВ в пределах установленного времени, происходит повторное изменение 25 содержимого счетчика 8. В нем записан код "два". По этому коду происходит модификация кода адреса внешнего и ti устройства путем увеличения íà два первоначального кода адреса внешнего устройства.

Если отказ происходит во всех внешних устройствах, то после записи L-й единицы в счетчик 8 и по иск течении времени на выходе 39 устройства установлен сигнал отказа.

Организация прерывания микропроцессора осуществляется следуюшим образом.

Ф

Внешнее устройство, требующее @ прерывание программы, выдает в интерфейсную магистраль по шине ЗПР сигнал запроса прерывания, В устройстве этот сигнал трансформируется на вход ПРЕР микропроцессора. После выполнения очередной команды микропроцессор воспринимает сигнал ПРЕР (если вход ПРЕР не заблокирован) и во время обращения за очередной командой в коде слова состояния уста- 50 навливает сигнал подтверждения запроса прерывания П. ЗП. ПРЕР, Шифратор 1 в этом случае формирует сигнал

РПР йа своем шестом выходе 29. Сигнал РПР проходит последовательно че- 55 рез все инициативные периферийные устройства. Ближайшее периферийное устройство, выдавшее запрос на прерыванне, воспринимает сигнал РПР, блокирует его дальнейшее прохождение и выдает на интерфейсную магистраль код вектора прерывания, сопровождая его сигналом ОТВ.

Таким образом, нз алгоритма функционирования устройства для сопряжения микропроцессорной системы с внешними устройствами с контролем следует,что в нем осуществляется контроль времени ответной реакции адресуемого внешнего устроцства и в случае возникновения отказа в нем оно обеспечивает коммутацию следующего внешнего устройства. ч)орм ула из о бр ет ения

Устройство для сопряжения микропроцессорной системы с внешними устройствами с контролем, содержащее блок асинхронной связи, блок анализа запросов, шифратор, первый и второй буферные регистры, первый и второй блоки элементов И, триггер управления и первый элемент И, причем выход данных микропроцессора соединен с. информационным входом первого блока элементов И и информационным входом первого буферного. регистра, выход первого блока элементов И соединен с информационной шиной интерфейсной магистрали системы и информационным входом второго буферного регистра, выход первого буферного регистра соединен с информационным входом пгифратора, выходы первого, второго и третьего разрядов первого выхода которого соединены с управляющими входами первого и второго блоков элементов И и входом разрешения второго буферного регистра соответственно, а второй — шестой выходы шифратора соединены с шинами чтения, записи, приема, выдачи и разрешения прерывания интерфейсной магистрали системы, выход второго буферного регистра подключен к шине данных микропроцессора, первая группа разрядов адресной шины микропроцессора соединена с соответствующими разрядами информационного входа второго блока элементов И, выход которого соединен с адресной шиной интерфейсной магист рали системы, первый выход блока асинхронной связи соединен со стробирующим входом шифратора, вход-вы12429 l6

12 ход блока асинхронной силан соединен с шиной сигнала занятости интерфейсной магистрали системы, первый вход блока асинхронной связи соединен с первым выходом блока анализа за11росов, второй выход которого соединен с шиной разрешения доступа интерфейсной магистрали системы, второй выход блока асинхронной связи соединен с шиной выполнения интерфейсной маги- 10 страли системы, второй вход блока асинхронной связи соединен с шиной ответа интерфейсной магистрали систе. мы, первый.и второй входы блока анализа запроса соединены с шинами за- 15 проса доступа и подтверждения запроса интерфейсной магистрали системы соответственно, выход синхронизации цикла работы микропроцессора подключен к первому входу первого элемен — 20 та И, первый выход синхронизации тактового генератора системы подключен к второму входу первого элемента И, выход которого соединен с

S-входом триггера управления и входом синхронизации первого буферного регистра, единичный выход триггера управления соединен с третьим входом блока асинхронной связи, нулевой выход триггера управления является ЗО выходом готовности устройства, выход разрешения приема информации микропроцессора соединен с входом синхронизации второго буферного регистра, шина запроса прерывания интерфейсной магистрали системы соединена с входом прерывания микропроцессора, о т л ич а ю щ е е с я тем, что, с целью .повышения надежности устройства за счет осуществления контроля времени ответной реакции адресуемого внешнего устройства, оно содержит счетчик времени цикла ожидания, счетчик адрес», су"1!1;1l ор адреса, дешифратор, первый и второй элементы ИЛИ, второй и третий элементы И, причем первый выход синхронизации тактового генератора системы соединен с первым входом второго элемента И, выход которого соединен со счетным входом счетчика времени цикла ожидания, выход переполнения которого соединен со ачетным входом счетчика aqpeca, информационный выход которого соединен с входом дешифратора и первым входом сумматора адреса, выход переполнения счетчика адреса соединен с выходом отказа устройства и первыми входами первого элемента ИЛИ и третьего элемента И, второй выход синхронизации тактового генератора систе. мы соединен с вторым входом третьего элемента И, выход которого соединен с первым входом второго элемента ИЛИ, выход которого соединен с установочным входом счетчика адреса, вторая группа разрядов шины адреса микропроцессора соединена с вторым входом сумматора адреса, выход которого соединен с соответствующими разрядами информационного входа второго блока элементов И, третий выход блока асинхронной связи соединен с вторыми входами первого и второго элементов

ИЛИ, выход первого элемента ИЛИ соединен с R-входом триггера управления и установочным входом счетчика времени цикла ожидания, выход дешифратора является выходом индикации номера отказавшего внешнего устройства, единичный выход триггера управления соединен с вторым входом второго элемента И, третий вход которого соединен с первым выходом блока асинхронной связи.

1242956

Составитель Д. Ванюхин

Редактор О. Юрковецкая Техред 0,Гортвай Корректор Е..Сирохман

Заказ 3706/48 Тираж 671 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4