Цифровое устройство фазовой синхронизации

 

Изобретение относится к электросвязи и может быть использовано в устройствах передачи дискретной информации. Повышается помехоустойчивость. Устройство содержит блок опор ных частот 1, аналого-цифровой .преобразова- Tejjb 2, блок добавления-исключения импульсов (БДИИ) 3, фазовый дискриминатор , (ФД) -4, постоянное запоминающее устройство (ПЗУ) 5, регистр памяти 6, два счетчика 7 и 16, накапливающий сумматор .8, два пороговых блока 9 и 12, реверсивный счетчик 10, кодопреобразователь 11, ключ 13, два инвертора 14 и 15, четыре элемента И 17-20, преобразователь код-частота 21 и два элемента ИЛИ 22 и 23,- В БДИИ 3 осуществляется корректировка фазы подстраиваемого колебания и компенсас сл с

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (11) 1SP 4 Н 04 L 7/02 и, ъp и;-; > Г . " i i, (Ф

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А STOPCHOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3859231/24-09 (22) 25.02.85 (46) 23.07.86. Бюл. 11 27 (71) Пензенский политехнический институт (72) Л.Н,Афанасьев, Б.В.Султанов, Л.Н..Дорошкевич, Н.П.Миронов, В.П.Климин и В.Н.Райков (53) 621.394.14(088.8) (56) Петрович Н.Т. Передача дискретной информации в каналах с фазовойманипуляцией. — M. Советское. радио.

1968, с. 37-50.

Жодэинский И.M. Цифровые сисмемы фазовой синхронизации. Радиотехника и электроника. 1979, т. 24, У 9, с. 179. (54) ДИФРОВОЕ УСТРОЙСТВО ФАЗОВОЙ

СИНХРОНИЗАЦИИ (57) Изобретение относится к электросвязи и может быть использовано в устройствах передачи дискретной инфор- мации. Повышается помехоустойчивость.

Устройство содержит блок опорных частот 1 аналого-цифровой преобразоваУ тель 2, блок добавления-исключения импульсов (БДИИ) 3, фазовый дискриминатор (ФД) 4, постоянное запоминающее устройство (ПЗУ) 5, регистр памяти 6 два счетчика 7 и 16, накапли-

У

1 вающий сумматор 8, два пороговых блока 9 и 12, реверсивный счетчик 10, кодопреобразователь 11, ключ 13, два инвертора 14 и 15, четыре элемента

И 17-20, преобразователь код-частота

21 и два элемента ИЛИ 22 и 23.. В БДИИ

3 осуществляется корректировка фазы подстраиваемого колебания и компенса1246395 ция частотной расстройки задающего и подстраиваемого.колебаний. Т. обр. выходной код ФД 4 не непосредственно влияет на адрес снимаемого с ПЗУ 5 отсчета выходного сигнала, а подвергается предварительному усреднению.

Это уменьшает влияние случайных неинформационных помех, обусловленных

Изобретение относится к технике электросвязи и может быть использовано нри создании систем фазовой синхронизации в устройствах передачи ди-, ,скретной информации.

Цель изобретения — повьш ение помехоустойчивости.

На чертеже представлена структурная схема цифрового- устройства фазовой синхронизации.

Цифровое устройство фазовой синхронизации содержит блок 1 опорных частот, аналого-цифровой преобразователь 2, блок 3 добавления-исключения импульсов, фазовый дискриминатор

4, ПЗУ 5, регистр б памяти, первый счетчик 7, накапливающий сумматор 8, первый пороговый блок 9, реверсивный счетчик 10, кодопреобразователь 1 1, второй пороговый блок 12, ключ 13, первый 14 и второй 15 инверторы, второй счетчик 16, элементы И 17-20, преобразователь 2 1 код-частота, первый ИЛИ 22 и второй ИЛИ 23 элементы.

Устройство работает следующим образом.

Входной сигнал дискретизируется с частотой Fg и преобразуется в цифровой код с помощью аналого-цифрового преобразователя 2, код с которого поступает на вход фазового дискриминатора 4, на выходе которого формируется сигнал, определяемый разностью фаэ входного и опорного сигналов. Опорный сигнал формируется ПЗУ

5 с записанными отсчетами гармонического колебания. Значение сигнала на выходе ПЗУ 5 определяется кодом адреса, задаваемым первым счетчиком 7, который в момент прихода тактового импульса с блока 1 переписывается из первого счетчика 7 в регистр 6, хравлиянием шума и помех, на качество работы устройства. Цель достигается введением БДИИ 3, регистра памяти 6, . счетчиков 7, 10, 16, пороговых блоков 9, 12„ ключа 13, инверторов 14, 15, элементов И !7 — 20,преобразователя 21 и элементов ИЛИ 22 и

23. 1 ил. нящий значение кода адреса в течение тактового интервала.

Формируемый посредством фазового дискриминатора 4 код фазового рассо5 гласования, знак и значение которого определяются соотношением фаз задающего и формируемого колебаний, в каждом такте поступает на накапливающий сумматор 8, где складывается с

его с.одержимым. При наличии постоянного фазового рассогласования число, . поступающее на накапливающий сумматор 8, имеет один и тот же знак, Поэтому по истечении нескольких тактов сумма. накопления в накапливающем сумматоре 8 превьппает порог срабатывания первого порогового блока 9 и последний выдает один импульс.

В зависимости от знака накопленной в накапливающем сумматоре 8 суммы благодаря наличию первого инвертора 14 открыт либо первый элемент

И 17, либо второй элемент И 18.

В результате импульс с первого порогового блока 9, пройдя через первый ИЛИ 22, либо второй ИЛИ 23 элементы., поступает на один из управляющих вхоцов блока 3 на вход "ДобавлеII ние импульса или вход "Исключение" импульса в зависимости от знака рассогласования фаэ, При этом осуществляется корректировка фазы подстраиваемого колебания.

Сигнал с выхода первого порогово-. го блока 9 поступает также и ца ре- версивный счетчик !0. В зависимости от знака на управляющем входе реверсивного счетчика 10, который определяется, состоянием знакового выхода

4О накапливающего сумматора 8, реверсивный счетчик 10 оказывается включенным на ".Ñëîæåíèå" или на Вычитание".

1246395!

15

25

Код числа реверсивного счетчика

10 поступает на второй пороговый блок;

12 через кодопреобразователь 11.

Кодопреобразователь 11 преобразует обратный код числа, занесенного в реверсивном счетчике 10, в прямой.

Обратный код формируется в реверсивном счетчике 10 в том случае, когда он работает в режиме вычитателя и накопленное в нем число является отрицательным, При этом старший разряд реверсивного счетчика 10 используется для управления кодопреобразователем

11, так как он несет информацию о знаке накопленного в реверсивном .. счетчике 9 числа.

Если модуль числа в реверсивном счетчике 10, формируемый на выходе кодопреобразователя 11, больше значения порога срабатывания второго порогового блока 12, сигнал с выхода второго блока 12 открывает ключ 13.

В результате на вход второго счетчи- ка 16 поступают тактовые импульсы с блока 1. Код числа, определяемый состоянием второго счетчика 16, поступает на управление преобразователем 21, на тактовый вход которого подается опорная частота с блока 1. Импульсы с выхода преобразователя 21, следующие с частотой, пропорциональной коду числа во втором счетчике 1,6, поступают на третий И 19 или четвертый И 20 элементы.

В зависимости от знака старшего разряда реверсивного счетчика 10, который поступает на управляющий вход, третьего элемента И 19 непосредственно, а на вход четвертого элемента И

20 — через второй инвертор 15, открыт один из элементов И. Через открытый элемент И, через один из элементов ИЛИ 22 или 23 выходной сигнал преобразователя 2 1 поступает на управляющие входы "Добавление", "Исключение" блока 3, компенсируя частотную расстройку задающего и опорного генераторов.

Компенсация частотной расстройки приводит к уменьшению фазового рассогласования задающего и додстраиваемого колебаний, в результате вероятностинакопления отрицательных,и положительных пороговых значений сумма в накапливающем сумматоре 8 выравнивается, и вследствие этого число в . реверсивном счетчике 10 уменьшается.

Изменение состояния второго счетчика

16 происходит до тех пор, пока чи- сло в реверсивном счетчике 10 не становится меньше порога срабатывания второго порогового блока 12. Ключ 13 в этом случае закрывается, а во втором счетчике 16 записано число, определяемое частотной расстройкой генераторов.

Выходной код фазового дискриминатора 4 не непосредственно влияет на адрес снимаемого с ПЗУ 5 отсчета выходного сигнала, а подвергается предварительному усреднению. Вследствии этого значительно уменьшается влияние случайных неинформативных помех, обусловленных влиянием шума и помех . на качество работы устройства синхронизации.

Кроме того, при больших частотных. расстройках в предлагаемой системе уменьшается время вхождения в синхронизм за счет поступления на тот или иной вход блока 3 (в зависимости от знака расстройки) импульсов с вьгхода преобразователя 21, следующих с линейно изменяющейся частотой.

Формула изобретения

Цифровое устройство фазовой синхронизации, содержащее аналого-цифро-. вой преобразователь, фазовый дискриминатор, блок опорных частот, постоянное запоминающее устройство (ПЗУ) и накапливающий сумматор, причем вход аналого-цифрового преобразователя . является входом устройства, а выход соединен с нервым сигнальным входом фазового дискриминатора, второй сигнальный вход которого соединен с выходом ПЗУ, первый выход блока опорных частот соединен с тактовыми входами аналого-цифрового преобразователя, фазового дискриминатора и накапливающего сумматора, выход фазового дискриминатора соединен с входом накапливающего сумматора, о т л и ч а ющ е е с я тем, что, с целью повьппения помехоустойчивости, в него введены два пороговых блока, реверсивный счетчик, два инвертора, четыре элемента И, два элемента ИЛИ, блок добавления-исключения импульсов, два счетчика, регистр памяти, кодопреобразователь, ключ и преобразователь код-частота, причем кодовый выход накапливающего сумматора соединен с входом первого порогового блока, вы-, 1246395

Составитель Н Лебедянская

Техред Л.Олейник Корректор М.Пожо

Редактор О.Головач

Заказ 4024/57 Тираж 624 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раущская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4 ход знакового разряда накапливающего сумматора соединен с управляющим входом реверсивного .счетчика, входом— первого "инвертора и первым входом первого элемента И, выход первого порогового блока соединен со счетным входом реверсивного счетчика, вторым входом первого элемента И, первым входом второго элемента И, второй вход которого подключен к выходу первого инвертора,.выход первого элемента И подключен к первому входу первого элемента ИЛИ, второй вход которого подключен к выходу третьего элемента

И, выход второго элемента И соединен с первым входом второго элемента ИЛИ, второй вход которого соединен с выходом четвертого элемента И, выход первого элемента ИЛИ подключен к первому входу блока добавления-исключения импульсов, второй вход которого соединен с выходом второго элемента

ИЛИ, а третий вход с вторым выходом блока оп4рных частот, выход блока добавления-исключения импульсов соединен со счетным входом первого счетчика, кодовые выходы которого соединены с входами регистра памяти, кодовые выходы регистра памяти подключены к

5 соответствующим входам ПЗУ, а тактовый вход регистра памяти — к первому

l выходу блока опорных частот, первые входы третьего и четвертого элементов И соединены с. выходом преобразо1О вателя код-частота, управляющие входы которого соединены с выходом второго счетчика, а тактовый вход соединен с третьим выходом блока опорных частот, вход второго счетчика соеди15 нен с выходом блока, вход ключа соединен с первым выходом блока опорных частот, а управляющий вход ключа соединен с выходом второго порогового блока, вход которого соединен с выхо2О дом кодопреобразователя, входы кодопреобразователя соединены с кодовыми выходами реверсивного счетчика, выход старшего разряда реверсивйого счетчи- ка соединен с входом второго инверто25. ра и вторым входом третьего элемента

И, выход инвертора соединен с вторым входом четвертого элемента И.