Матричное устройство для деления

 

Изобретение относится к вычислительной технике и может быть.ис пользовано в быстродействующих вычислителях и ЭВМ для выполнения деления в дополнительных кодах. Целью изобретения является сокращение аппаратурных затрат. Поставленная цель достигается сокращением объема схем, каждая из которых в устройстве определяет знак очередного остатка, при зтом очередные остатки представлены.двумя кодами: кодом поразрядных сумм и кодом поразрядных переносов. Сокращение этих схем достигнуто переходом к анализу четырех старших разрядов кодов поразрядных сумм и поразрядных переносов . В устройстве эту функцию выполняют узлы ускорения, которые остаются неизменными с увеличением роста разрядности операндов. 3 ил. 2 SS (Л tc 4 00 о: со

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (19) (11) (51) 4 С 06 F 7/52

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н АВТОРСКОМ,Ф СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3852819/24-24 (22) 04.02.85 (46) 30.07.86. Бюл. Ф 28 (72) .С.А. Волощенко (53) 681.325(088.8) (56) Карцев М.А. и Брик В.А. Вычислительные системы и синхронная арифметика, М.: Радио и связь, 1981, с.238, рис. 5.4.1.

Авторское свидетельство СССР

Ф 1035602, кл. G 06 У 7/52, 1983.

Карцев M.À. и Брик В.А. Вычислительные системы и синхронная арифметика. М.: Радио и связь, 1981, с.239„ рис. 5.4.3. (54) МАТРИЧНОЕ УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ (57) Изобретение относится к вычислительной технике и может быть.ис пользовано в быстродействующих вычислителях и ЭВМ для выполнения деления в дополнительных кодах. Целью изобретения является сокращение аппаратурных затрат. Поставленная цель достигается сокращением объема схем, каждая из которых в устройстве определяет знак очередного остатка, при этом очередные остатки представлены двумя кодами: кодом поразрядных сумм и кодом поразрядных переносов. Сокращение этих схем достигнуто переходом к анализу четырех старших разрядов кодов поразрядных сумм и поразрядных переносов. В устройстве эту функцию выполняют узлы ускорения, которые остаются неизменными с увеличением роста разрядности операндов.

3 ил.

1247863

Изобретение относится к вычислительной технике и может быть исполь зовано для выполнения операции деления дробных и целых двоичных чисел, представленных дополнительным кодом, в быстродействующих вычислителях и

ЗВМ.

Цель изобретения — сокращение аппаратурных затрат при построении матричных устройств для деления, у ко-- 1Î торых операнды имеют большую разрядность.

На фиг. 1 приведена функциональная схема устройства при N = 4 и М = 7; на фиг. 2 — функциональная схема сбор- 15 ки элементов; на фиг, 3 — ячейки матрицы.

Матричное устройство для деления (фиг. 1) содержит матрицу из N строк и М столбцов ячеек I, N узлов уско- 2Î рения 2, каждый из которьгх содержит пять одноразрядных сумматоров 3 и сборку элементов 4, группу из N элементов И 5, группу из N элементов равнозначности 6, группу из N одноразрядных сумматоров 7, элемент ИСК-, .ЛЮЧАЮЩЕЕ ИЛИ 8 и элемент НЕ 9, кроме этого устройство имеет (N+N-1) разрядных входов 10 делимого устройства, М-разрядных входов 11 делителя уст- ЗО ройства, И+! разрядных выходов 12 частного устройства, входы логического нуля 13 и логической единицы 14.

Сборка элементов 4 (фиг. 2) относится к узлу ускорения 2 и содержит четыре элемента НЕ 15, элемент 2И-ИЛИ-НЕ 16 и элемент равнозначности 17, а также имеет первую группу входов 18-21 элемента 2И-ИЛИ-НЕ 16, второй вход 22 элемента равнознач- щ ность 17, выход 23 элемента 2И-ИЛИ-НЕ 16, выход 24 элемента равнозначность 17.

Каждая ячейка 1 (фиг. 3) содержит одноразрядный сумматор 25, элемент

ИСКЛЮЧАЮЩЕЕ ИЛИ 26 и элемент И 27, а также имеет первый вход 28 и второй вход 29 элемента ИСКЛЮЧАЮЩЕЕ

ИЛИ 26, второй вход 30 элемента И 27, второй вход 31 и вход переноса 32 одноразрядного сумматора 25, выход 33 элемента И 27, выход 34 и выхоц переноса 35 одноразрядного сумматора 25, выходы ячейки 36-38 соответственно подключены.к входам 28-30.

Номера строк на функциональной, схеме устройства (фиг. 1) и номера элементов в столбцах воэростают сверху вниз, а номера столбцов и номера элементов в строках — слева направо.

Весовые коэффициенты разрядных входов и выходов убывают слева направо.

Самые левые разрядные входы и выходы являются знаковыми (на фиг. 1 они отделены от однопозиционных запятыми).

Устройство работает следующим образом.

Делимое в M+N-1 разрядов и делитель в М разрядов, представленные в дополнительном коде, поступают соответственно на входы !О и 11 устройства (для операндов, представленных правильными дробями, делимое должно быть меньше делителя). Знак результата формируется посредством элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 8, на входы которого поданы знаки операндов.

В соответствии с алгоритмом деления без восстановления остатка, сигнал с выхода элемента ИСКЛЮЧАЮЩЕЕ

ИЛИ 8 инвертируется элементом НЕ 9 и используется для управления суммированием (вычитанием), выполняемым в первой строке ячеек 1. Когда у операндов одинаковые знаки., в первой строке ячеек 1 выполняется вычитание делителя из делимого, если же знаки разные, то выполняется суммирование делителя и делимого. Для выполнения этого управляющий сигнал с выхода элемента НЕ 9 поступает на второй вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 26 каждой ячейки 1 (фиг. 3) первой строки матрицы и, через элемент И 5, на вход переноса сумматора 25 M-ой ячейки этой же строки. Благодаря этому на вторые входы сумматоров 25 всех ячеек 1 первой строки матрицы поступает прямой или обратный код делителя, необходимый для выполнения сум» мирования (вычитания). При этом элементы И 27 всех ячеек 1 первой строки матрицы открыты сигналом логической единицы на входе 14.

В результате выполнения суммирования (вычитания) на выходах переноса и суммы сумматоров 25 всех ячеек 1 строки формируются коды поразрядных переносов и поразрядных сумм первого остатка. Часть этих кодов со сдвигом на разряд в сторону младших разрядов поступает на входы переносов и вторые входы сумматоров 25 ячеек 1 второй строки матрицы, а четыре старших разряда кода поразрядных переносов

1247863 и три старших разряда кода поразрядных сумм поступают в первый узел ус-корения 2 ° Первый узел ускорения 2 определяет первую цифру частного, представленную в системе счисления (-1,0, +1), преобразует четыре старших разряда кода поразрядных переносов и три старших разряда кода поразрядных сумм в три старших разряда одноразрядного кода первого остатка, !О формируемого на выходах третьего, четвертого и пятого одноразрядных сумматоров 3, и поступающих в ячейки 1 второй строки матрицы. Кроме этого, первый узел ускорения 2 фор- !5 мирует управляющие сигналы для уира.1ления суммированием (вычитанием) во второй строке ячеек 1. Зти сигналы формируются на выходах 24 и 23 сборки 4 (фиг, 2). 20

Рассмотрим более подробно работу узла ускорения 2. Формирование старших разрядов остатка из кодов поразрядных сумм и поразрядных переносов осуществляется и использованием од- 25 норазрядных су:таторов 3, соединенных целью сквозного переноса. Получаемый на выходах этих сумматоров код старших разрядов остатка (четыре разряда) поступает на сборку элементов 4, gg где осуществляется его анализ, с целью определения очередной цифры частного. Если этот код равен "1111" или

"0000", то очередная цифра частного равна "0" проверка этого осуществляется элементами НЕ 1S и элементом

2И-ИЛИ-НЕ 16 сборки 4. В любом другом случае, в зависимости от знака делителя, сигнал которого поступает в сборку 4 через вход 22, очередная цифра частного равна "-1" или "+1".

Состояние выходов 24 и 23 сборки элементов 4 и определяемые по их значению цифры частного в системе счисления (-1,0, +1), а также дей- 4 ствия, выполняемые в следующей строке ячеек 1 матрицы, описываются таблицей.

Вычитание или суммирование делителя с кодом первого остатка (три старших разряда этого кода представлены однорядным кодом, а остальные младшие разряды — двухрядным кодом), производимое во второй строке ячеек 1, выполняется также как и в первой строке ячеек 1. Однако эти операции могут быть блокированы элементом И 27 ячеек 1 (фиг. 3) это соотг ветс =ует сл чаю, когда цифра частного равна 0

Формируемый на выходах ячеек 1 второй строки матрицы код второго остатка, выраженный кодом поразрядных переносов и поразрядных сумм, со сдвигом на разряд в сторону младших разрядов поступает во второй узел ускорения 2 и в ячейки 1 третьей строки матриць|, в которых выполняются действия. :;.èàëîãè÷Hûå описанным.

Связь с выхода 33 ячеек первого столбца с соотв тствующими узлами ускopeния необходима для дублирования знак» суммируемого (вычитаемого) из .:.,вредного остатка делителя, что свя:-;"-.пс . представлением цифр частного в ":;eòåìå счисления (-1,0, +1).

В результате последовательного выполнения действий во всех строках ячеек 1 матрицы и работы всех узлов ускорения 2, на выходах сборок элементов 4 узлов 2 формируются цифры частного, которые промежуточно представлены в системе счисления (-1,0+

+!). Значения этих цифр поступают в строку элементов равнозначности б и строку одноразрядных сумматоров 7, где происходит преобразование в систему счисления (0,1). Это осуществляется путем формирования двух кодов, первый из которых включает все цифры частного, равные "+1", а второй все цифры, равные "О" и " — 1",с после. дующим вычитанием второго кода из первого. Код результата формируется на выходах 12, подключенных к выходам суммы сумматоров 7.

Действия в следующей строке ячеек 1 матрицы

Значение цифры частного

Выходы

24 23

О О

0 l

Суммирование

1 0

Вычитание

П р и м е ч а н и е, Прочерк указывает на отсутствие как вычитания, так и суммирования. формул а

5 12478 изобретения

Матричное устройство для деления, содержащее матрицу ячеек из N строк и И столбцов, каждая из которых содержит одноразрядный сумматор, элемент ИСКЛРЗЧАЙЩЕЕ ИЛИ и элемент И, 77 узлов ускорения, причем вход переноса одноразрядного сумматора ячейки

i-й строки j-ro столбца матрицы 70 (i= 2,3...N, 7= 3,4... М-2) соединен с выходом переноса одноразрядного сумматора ячейки (i=- 1-й строки) (7+2)-ro столбца матрицы, первый вход одноразрядного сумматора m-й ячейки первой строки матрицы (m= 1.,2 . .. И) и первый вход одноразрядного сумматора i-й ячейки M-го столбца соединены с m-м и с (i+M+1)-м разрядными входами делимого устройства соответствен- 2ц но, первый вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ m — и ячейки каждой строки матрицы соединен с m ûì разрядным входом делителя устройства, первый вход одноразрядного сумматора i é строки 25

1-го столбца (1= 3,4,...,М-1) соединен с выходом одноразрядного сумматора (i-1)-й ячейки (1+1)-го столбца матрицы, входы переноса одноразрядных сумматоров К-х ячеек (К= 7,2,...,M-2) gg первой строки матрицы и входы переноса одноразрядных сумматоров ячеек . (М-1)-го столбца каждой строки матрицы соединены с шиной логического нуля, о т л и ч а ю щ е е с я тем, что, с целью сокращения аппаратурных затрат, оно содержит группу из 71 элементов И, группу из 77 элементов равнозначности и группу из N одноразрядных сумматоров, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, элемент НЕ, причем каждый узел ускорения содержит пять одноразрядных сумматоров, четыре элемента НЕ, элемент 2И-ИЛИ-НЕ и элемент равнозначности, причем выход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ каждой ячейки матрицы соединен с первым входом элемента И этой же ячейки, выход которого соединен с вторым, входом одноразрядного сумматора этой же ячейки, выход элемента 2И-ИЛИ-НЕ {i-1)-ro узла ускорения соединен с вторым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ каждой ячейки i-й строки матрицы, первым входом (i-1)-го элемента равнозначности группы и первым входом i-го элемента И группы, выход элемента

2И-ИЛИ-HE N-ro узла ускорения соединен с первым входом N-ro элемента

Равнозначности группы, выход элемента равнозначности (i-1)-го узла ускорения соединен с вторым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ каждой ячейки i-й строки матрицы, с вторым входом элемента равнозначности группы, с первым входом (i-1)-го одноразрядного сумматора группы и вторым входом i-ro элемента И группы, выход . элемента равнозначности N — ro узла ускорения соединен с вторым входом

N-го элемента равнозначности группы и первым входом N ãî одноразрядного сумматора группы, выход п-го элемента И группы (n= 7,2,...,N) соединен с входом переноса одноразрядного сумматора и — и ячейки М вЂ” го столбца матрицы, первый вход элемента равнозначности и†ro узла ускорения соединен с первым разрядным входом делителя устройства, входы первого, второго, третьего и четвертого элемента НЕ и-го узла ускорения соединены с первой группой входов элемента 2И-ИЛИ-НЕ и с выходами первого, второго, третьего и четвертого сумматоров этого узла ускорения соответственно, выходы первого, второго, третьего и четвертого элементов НЕ и-го узла ускорения соединены с второй группой.входов элемента 2И-ИЛИ-НЕ этого же узла ускорения, первый и второй входы р-го одноразрядного сумматора и — го узла ускорения (р = 2,3,4) соединены соответственно с выходами одноразрядного сумматора (р-I)-й ячейки и выходами переноса р — и ячейки п-й строки матрицы, выход переноса р-го одноразрядного сумматора n-ro узла ускорения соединен с входом переноса (р-1)-ro одноразрядного сумматора этого же узла ускорения. первый вход первого одноразрядного сумматора n-ro узла ускорения соединен с выходом пятого одноразрядного сумматора этого же узла ускорения, первый вход и вход переноса которого соединены соответственно с выходом элемента И и выходом переноса одноразрядного сумматора первой ячейки и-й строки матрицы, первые входы одноразрядных сумматоров первой и второй ячеек -й строки матрицы соединены соответственно с выходами третьего и четвертого одноразрядных сумматоров (i-1)-го узла ускорения, второй вход пятого одноразрядного сумматора i-го узла ускорения соединен с выходом второго одноразрядного

7 1247863 сумматора (i-1)-го узла ускорения, сумматора первой и второй ячеек первый и второй входы элемента ЙСКЛ0- каждой строки матрицы, второй вход

ЧА10ЩЕЕ ИЛИ соединены с первыми разряд- первого одноразрядного сумматора кажными входами делимого и делителя уст- дого узла ускорения соединены с широйства, выход элемента ИСКЛИЧА10- ной логического нуля, вторые входы

ЩЕЕ ИЛИ соединен с входом элемента НЕ элементов И ячеек первой строки мати является первым разрядным выходом рицы, второй вход первого элемента ИУстройства, выход элемента НЕ соеди- группы, вход переноса N-го одноразнен с вторыми входами элементов ИС- рядного сумматора группы объединены

КЛ10ЧАИЦЕЕ ИЛИ всех ячеек первой стро- 10 с шиной логической единицы, выход ки матрицы и первым входом первого и-го элемента равнозначности группы элемента И группы, второй вход пято- соединен с вторым входом n-ro одного одноразрядного сумматора первого разрядного сумматора группы, выход узла ускорения соединен с первым раз- . переноса i-го одноразрядного сумматорядным входом делимого устройства, 15 Ра группы соединен с входом переноса вход переноса одноразрядного суммато- (i-1)-го одноразрядного сумматора ра каждой ячейки первой строки матри- группы, выход п-го одноразрядного цы, кроме М-й ячейки этой строки, сумматора группы соединен (п+1) развхоД пеРеноса четвертого оДноразРЯД- рядным выходом частного устройного сУмматора кажДого Узла Ускоре- gP ва ния, вход переноса одноразрядного

Юг И а 1г

1247863

79

21

Составитель Н. Маркелова

Редактор И. Сегляник Техред М.Ходанич Корректор Л. Патай

Заказ 4126/48 Тираж 671 ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

11*3035, Москва, Ж-35, Раушская наб., д. 4/5

Подписное

Производственно-полиграфическое предприятие, r. Ужгород, ул. Проектная, 4