Устройство для умножения

 

Изобретение относится к вычислительной технике и может быть использовано в оптоэлектронных вычислительных устройствах, выполняющих операции над десятичными числами с фиксированной запятой. Целью изобретения является расширение области применения за счет обеспечения возможности обработки информации с естественным положением запятой. Это достигается тем, что устройство для умножения содержит сумматор анализа положения запятой. Использование в предлагаемом устройстве узла анализа положения запятой позволяет выполнять умножение десятичных чисел с естественным положением запятой с высоким быстродействием, предусмотренным устройством для умножения десятичных чисел, взятым в качестве прототипа. Одновременно с этим устройство для умножения может эффективно выполнять обработку целых чисел , которые р данном случае можно рассматривать как частный случай представления десятичных чисе.; с естественным положением запятой, ,;i разрядность дробной части чисел равна пулю. 3 ил, 1 табл. го 4 ;о ел

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (51) 4 б 06 F 7/52

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3773866/24-24 (22) 06.08.84 (46) 07.08.86. Бюл. № 29 (71) Винницкий политехнический институт (72) С. А. Майоров, В. П. Комемяко, Т. Б. Мартынюк и 3. О. Джалиашвили (53) 681.325 (088.8) (56) Авторское свидетельство СССР № 1136151, кл. G 06 Е 7/49, 1982. (54) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ (57) Изобретение относится к вычислительной технике и может быть использовано в оптоэлектронных вычислительных устройствах, вьшолняюгцих операции над десятичными числами с фиксированной запятой. Целью изобретения является расширение области применения за счет обеспечения возможнос„„Я0„„1249507 А1 ти обработки информации с естественным положением запятой. Это достигается тем, что устройство для умножения содержит сумматор анализа положения запятой. Использование в предлагаемом устройстве узла анализа положения запятой позволяет выполнять умножение десятичных чисел с естественным положением запятой с высоким быстродействием, предусмотренным устройством для умножения десятичных чисел, взятым в качестве прототипа. Одновременно с этим устройство для умножения может эффективно в.,:no,n!ÿòb обработку целых чисел, которые данном случае можно рассматривать как частный случай представления десятичных чисе.: естественным положением запятой, ко-.;! разрядность дробной части чисел рави» нулю. 3 ил, 1 табл. Я

1249507

И: обретение относится к вычислительной технике и может быть использовано в оптоэлектронных вычислительных устройствах, вьп(олняющих операции над десятичными числами с естественным положением запятой.

Целью изобретения является расширение области применения за счет возможности обработки информации с естественным положением запятой.

На фиг. l представлена блок-схема устройства для умножения; на фиг. 2 - — принципиальная схема сумматора анализа положения запятой; на фиг. 3 -- алгоритм работы программного блока управления.

Устройство умножения (фиг. 1) содержит регистр 1 множителя, сумматор 2, генератор 3 кратных множимого, сумматор 4 анализа положения запятой, счетчик 5 разрядности множителя, программный блок 6 управления и узел 7 анализа знаков. Угравляющие входы 8 и 9 регистра 1 множителя соединены с выходами программного блока 6 управления и являются соответственно входами управления записью множителя, осугцествляющейся Ilo информационному входу 10 регистра 1, и сдвигом влево содержимого регистра 1 множителя. Выход ггаршего (k+1) -го разряда сумматора 2 соединен с информационным входом младп(его разряда регистра 1, а управля)оп(ий вход 11 регистра 1 множителя и управлякнций вход

12 знакового разряда регистра 1 сс)единены с выходами программного блока 6 управления и являются ссответстве(гно входом обнуления регистра 1 и входом управления записью знака произведения в знаковый разряд регистра 1. Информационный вход зllакового разряда регистра 1 соединеll с выходом узла 7 анализа знаков, один из входон которого соединен с выходом знакового разряда регистра 1, а на второй вход поступает

:3II2K множимого. YllpdBëÿloiöèi3 вход 13 старшего k-го разряда регистра 1 соединен с соответствующим выходом 1(рограм viHoго блока 6 управления. Информационный %1110горазрядный выход старшего k-I o разряда регистра l множителя соединен с информационным входом 14 гс),ератора 3 кратных множимого, а выxojl 15 IlpH3IIBI(3 нуля в k-м разряде регистра 1 соединен с соот(3етст13уl()щим входом программного блока 6 управления.

Управляющий вход 16 сумматора 2 сое

Управляющие входы 18 и 19 сумматора 2 соединены с выходами программного блока 6 управления и явля(отся соответственно входом обнуления и входом управления сдвигом влево информации в сумматоре 2. Вход

3Q

7 )p зо

4(1

4 ) f Q

20 запуска программного блока 6 управления является входом запуска устройства.

Управляющий вход 21 генератора 3 кратных множимого соединен с соответствующим выходом программного блока 6 управления и является входом управления записью множимого. Информационный вход 22 генерагора 3 кратных множимого является входом мпо>кимого А. Управляющие входы 23 — 25 соединены с выходами программного блока 6 управления и являются управляющим входом управления считыванием соответствующего кратного множимого в сумматор 2, входом установки в начальное состояние генератора 3 кратных множимого и входом управления формированием кратных множимого в генераторе З-соответственно.

Управляющие входы 26 и 27 сумматора 4 анализа положения запятой соединены с соответствующими выходами программного блока 6 управления и являются входом обнуления и входом управления записью соответственноо.

Информационные входы 28 и 29 сумматора 4 анализа положения запятой являются входами записи разрядности дробной части м ножи мого и м ножи мого соответственно, и выходы соединены с выходами 30 и 31 индикации положения запятой устройства соответственно.

Управляющий вход 32 счетчика 5, соединенный с выходом программного блока 6 управления, является входом управления записью разрядности множителя по информационому входу 33 счетчика 5. Управляющие входы 34 и 35 счетчика 5 соединены с соответствук) шими выходами программного блока 6 управления и являются соответственно входом обнуления H вычитающим входом счетчика 5. Выход признака нуля P(I счетчика 5 соединен с соответстуюц)им входом программного блока 6 управления. С выходов регистра 1 и сумматора 2 снимаются значения П; и П) соответственно старших и младн)их разрядов произведения.

Сумматор 4 анализа положения запятой (фиг. 2) состоит из собственного оптоэлектpoHlloI 0 (2k+1)-г0 разрядного модуля 36, дополнительного регенеративного оптрона 37 и оптоэлектронного ключа 38. Каждый из (2k+1) -x разрядов оптоэлектронного модуля 36 представляет собой регенеративный оптрон 39, состоя)ций из источника 40 света, первого 41, второго 42 и третьего 43 фотоприемников, объединенные выводы которых подключены к оазе транзистора 44. Первый фотоприемник 41 каждого регенеративного оптрона 39 оптически связан с источником 40 света того же регенеративного оптрона 39, второй фотоприемник 42 всех регенеративных оптронов 39, кроме первого, оптически связан с источником 40 света предыдущего разряда, второй фотоприемник 42 первого регенеративного оптрона 39 оптически связан с информационными входами 28 и 29

1249507 сумматора 4 анализа положения запятой, которые являются входами записи разрядности дробной части множителя PB и множимого PA соответственно, третий фотоприемник 43 оптически соединен с источником 40 света последующего разряда. База транзистора 44 в каждом разряде подключена через первый фотоприемник 41 к шине 45 положительного полюса источника питания, через второй фотоприемник 42 — к электрической управляющей шине 27, а через третий фотоприемник 43 — к выходу оптоэлектронного ключа 38.

Кроме того, база транзистора 44 подключена к аноду диода 55, катод которого подключен к шине 26 обнуления. Коллектор транзистора 44 через источник 40 света подключен к шине 45, а эмиттер — к общей шине. Оптические выходы источников 40 света первых (1+1) -x регенеративных оптронов 39 являются выходами 31 сумматора 4 анализа, а оптические выходы регенеративных оптронов 30, начиная с (1+2)-го и до(21+1)-го, являются выходами 30 сумматора 4.

Дополнительный регенеративный оптрон 37 состоит из первого 46 и второго 47 фотоприемников, резистора 48, первые объединенные выводы которых подсоединены к базе транзистора 49, и источника 50 света, первый вывод которого подключен к коллектору транзистора 49. Второй вывод резистора 48 подключен к электрической управляющей шине 27. Эмиттер транзистора 49 и второй вывод второго фотоприемника 47 подключены к общей шине, источник 50 света оптически связан с первым фотоприемником 46, вторым фотоприемником 47, а также с фотоприемником 51 оптоэлектронного ключа 38. Вторые выводы источника 50 света и первого фотоприемника 46 подключены к шине 45. Оптоэлектронный ключ 38 состоит из фотоприемника 51, режимного резистора 52, первые объединенные выводы которых подсоединены к базе транзистора 53, и нагрузочного резистора 54.

Коллектор транзистора 53 через нагрузсчный резистор 54 подсоединен к шине 45, с которой соединен также второй вывод режимного резистора 52. Эмиттер транзистора 53 и второй вывод фотоприемника 51 соединены с общей шиной.

Устройство для умножения десятичных чисел работает следующим образом.

Происходиr установка в начальное состояние регистра 1 множителя, сумматора 2, генератора 3 кратных множимого, сумматора 4 анализа положения запятой и счетчика

5 по сигналам, поступающим на управляющие входы 11, 18, 24, 26 и 34 этих блоков соответственно.

Производится запись первого операнда

В в регистр 1 по информационному входу 10 при наличии сигнала управления записью на входе 8 регистра 1. Причем множитель В записывается так, что в старшем Й-м разряде

5 !

О !

?0

55 регистра 1 находится его старшая значащая цифра. Одновременно в счетчик 5 по информационному входу 33 записывается значение разрядности М множителя при наличии сигнала на его управляющем входе 32. В сумматор 4 анализа положения запятой результата по информационному входу 28 записывается значение разрядности РВ дробной части множителя. Затем записывается второй операнд А параллельно по разрядам в генератор 3 кратных множимого, поступая на его информационный вход 22. В сумматор 4 анализа по информационному входу 29 поступает запись значения разрядности РА дробной части множимого А. Одновременно с записью второго операнда А знаки множителя В и множимого А поступают на входы узла 7 анализа знаков, который формирует знак произведения, поступающий в знаковый разряд регистра 1 множителя при наличии разрешающего сигнала на его управляющем входе 12. Формирование кратных множимого происходит в генераторе 3 при наличии сигналов, поступающих из программного блока 6 управления на управляющий вход 25 генератора 3 кратных множимого. Умножение происходит, начиная со старших разрядов множителя. B случае, если множитель В является неправильной дробью, т. е. когда после запятой и перед старшей значащей цифрой множителя находится некоторое число нулей, то выполняется нормализация дроби путем последовательного сдвига влево информации в регистре 1 на один десятичный разряд и одновременного уменьшения содержимого счетчика 5 на единицу. Сдвиг продолжается <о тех пор, пока в старшем

Й-м разряде регистра I не появится старшая значащая цифра множителя, о чем свидетельствует появление соответствуюгцего сигнала на его выходе 15.

С информационного многоразрядного выхода старшего Й-го разряда регистра множителя на вход 14 генератора 3 поступает информационный сигнал, выбирающий кратное, соответствующее значению десятичной цифры в /г-м разряде регистра 1.

Соответствующее кратное множимого поступает на информационный вход 17 сумматора 2 при наличии сигнала управления считыванием на управляющем входе 23 генератора 3 кратных множимого. Выбранное кратное суммируется с содержимым сумматора 2 при наличии сигнала управления записью на управляющем входе 6 сумматора 2.

Значение счет гика 5 разрядности множитсля при этом уменьшается на единицу после прихода сигнал а на его уп р авл я кнци и вход 35. Затем происходит сдвиг влево на один десятичный разряд информации в регистре 1 множителя и сумматоре 2 под действием сигналов управления сдвигом, поступающих на управляющие входы 9 и 19 регистра множителя и сумматора 2 соответственно. При этом информация из старшего (lг+1)-го разряда сумматора 2 сдви!

249507 гается в младший разряд регистра 1 множителя по игнрормационному входу, значение

/г-го старшего регистра 1 теряегся, а младlLIHH разряд сумматора 2 принимает нулевое значение. В случае наличия значашего нуля в Й-м старшем разряде регистра 1 множителя, т. е. при появлении сигнала признака нуля на его выходе 15, происходит лишь сдвиг влево,l3 один десятичный разряд информации в регистре 1 множителя и в суммаrope 2 указанным образом и уменьшение значения счетчика 5 на единицу. Если счетчик 5 принимает нулевое значение, о чем свидетельствует появление единичногo сигнала P... на соответству огцем входе программногo блока 6 управления, То операция умножения завершается и происходит обну.Н.ние старшего /г-го разряда регистра 1 множителя Ilo сигналу обнуления нн управляюгцем входе 13 этого разряда. Знак и старшие разряды произведсния находятся в регистре 1, а (!c+1)-å младшис разряды хранятся в сумматоре 2.

Сумматор 4 анализа положения запятой (фиг. 2) работает следующим образом.

Дл я Готов н Ости Опт Оэлс кт р 0 3 I I 0 ГО M o/Lу— ля 36 к записи информации на шину 45 подается напряжение питания. (.Игнал. Ноступакцций Ilo шине 26, ОбнуляеT все регенеративные оптроны 39. При наличии управляющего импульса положительной полярности на электрической шине 27 и оптического сигнала на входе 28 записи разрядности дробной части первого операнда В происходит переход в возбужденное состояние первого регенеративного онтрона 39 и дополнительного регснеративного оптрон3 37. Срабатывает оптоэлектронный ключ 38, с электрическогo выхода которого

CHH I3еТся: изкий pOBellh OTpHLI3Te,1hIIOI 0 потенциала.

Затем и зависимое-: и от длительное ги поступления оптического сигнала на вход 28 последовательно срабатыва от второй, третий и т, д, регенеративпые оптроны 39, при этом обнуление соотьетствуюгцих первого, второго и т. д. ре енеративных Огггронов 39 не происходит, так как при записи информации в модуль 56 с электрического выхода оптоэлектронного x;llo«3 38 снимается низкий уровень Отрицательного потенциала.

После завершения записи информации в модуль 36 дополнительный регенеративныи оптрон ;37 оонуляется, переклю-гается оптоэлектронный к.1юч 38 и с его электрического выхода снимается высокий уровс:Ilb oTpHII3тельного IloTeLIILII3,:ILI, при этом происходит обнуление регснеративных антропов 39 модуля 36, кроме сработавшего последним, в котором Остается записанная единица HHформации, за счет обратной оптической связи с оптического выхода . -го регснеративного оптрона 39 II3 rxo;; (i - 1)-го регенеративного оптрона 39.

Таким образом, в сумматоре 4 анализа положения запятой записывас1ся значение

35 Обоз—

Связь начеI ние

Сигнал связи

40 1 2

Сигнал признака нуля в к-м разряде регистра 1 (при Х,=G разрешение записи в сумматор 2, считывание из генератора 3

15 Х, кратных и уменьшения на единицу информации в счетчике 5) 50

Сигнал признака нуля счетчика 5 (при Х =1 разрешение обнуления к-го разряда регистра ",) Режим (при X =1 выполне-з ние операции умножения) 20

Х„ разрядности дробной части операнда в виде унитарного кода 0...010...0, где единица находится в соответствующем разряде оптоэлектронного модуля 36. Аналогично происходит запись в сумматор 4 анализа значения разрядности дробной части второго операнда с той лишь разницей, что начинают срабатывать оптроны с последнего, сработавше -о при записи предыдушей информации в соответствии с длительностью оптического сигнала на шине 29.

Таким образом, в сумматоре 4 анализа положения запятой происходит сложение величин разрядности дробных частей множимого РА и множителя РВ.

Результат представлен в виде унитарного кода 0...010...0. С учетом того, что каждый разряд оптоэлектронного модуля 36 сумматора 4 анализа, начиная с первого и до (2k+1) -го соответствует десятичным разрядам сумматора 2 и регистра 1, начиная

20 с первого разряда сумматора 2 и до й-го разряда регистра 1, то наличие единицы в определенном разряде модуля 36 соответствует положению запятой перед цифрой в соответствующем разряде сумматора 2 или регистра 1.

Программный блок 6 управления реализует выполнение алгоритма умножения десятичных чисел с естественным положением запятой.

Необходимые для управления функционированием устройства управляющие и лоЗ0 гические сигналы приведены в таблице.

Последовательность формирования управляюгцих сигналов YI - YI7 приведена на

r.ðàôè÷åñêîé схеме (фиг. 3).

1249507

1 2

24

32

21

25

16

Фо/).1»ула «зоб/)етен«»

У«Сдвиг влево в сумматоре 2 45

13

Продолжение таблицы

) 3

У1 Обнуление регистра 1

У, Обнуление сумматора 2

У, Обнуление счетчика 5

У), Установка в начальное состояние генератора 3 кратных множимого

Установка в начальное состояние сумматора анализа положения запятой

Уб Запись в регистр 1

У7 Запись в счетчик 5

У8 Запись в сумматор 4 анализа положения запятой

У) Запись в генератор 3 кратных множимого

У»о Запись в знаковый разряд регистра 1

У11 Формирование кратных множимого в генераторе 3

У» Сдвиг влево в регистре 1

Yt Вычитание единицы в счетчике 5

У1(, Запись в сумматор 2

У« Считывание из генератора кратных множимого

У) Обнуление к-го разряда регистра 1

1. Устанавливаются в начальное состояние регистр 1 множителя, сумматор 2, сумматор 4 анализа положения запятой, генератор 3 кратных множимого и счетчик 5.

2. В регистр 1 множителя записывается значение первого операнда, в сумматор 4 анализа положения запятой — значение разрядности дробной части первого операн5

1О

40 да, в счетчик 5 — разрядность первого nlicранда.

3. В генератор 3 кратных множимого записывается значение второго операнда. в сумматор 4 анализа положения запятой значение разрядности дробной части t) t opot.o операнда, в знаковый разряд регистра 1 значение знака результата.

4. Формируются кратные множимого в генераторе 3 кратных множимого.

5. Определяется равенство значения десятичной цифры в старшем /г-м разряде регистра 1 множителя нулю. Если десятичная цифра в старшем k-M разряде регистра множителя равна нулю, то происходит сдвиг влево на один десятичный разряд информации в регистре 1 и уменьшение содержимого счетчика 5 на единицу. Сдвиг выполняется до тех пор, пока в старшем k-м разряде регистра 1 не появится значащая цифра множителя.

6. Если десятичная цифра в стари»сх»

/г-м разряде регистра множителя не равна нулю, то происходит выборка соответствующего кратного из генератора 3 кратных, сложение содержимого сумматора 2 с выбранным кратным и уменьшение содержимого счетчика 5 на единицу.

7. Определяется равенство значения счетчика 5 нулю. Если значение счетчика 5 не равно нулю, то происходит сдвиг влево на один десятичный разряд информации в сумматоре 2 и регистре множителя.

8. Определяется равенство нулю >It;t(tcния десятичной цифры в старшем /г-м разряде регистра множителя. Если десятичная цифра в старшем /г-м разряде реп»стра равна нулю, то происходит уменьшение:»I!;iчения счетчика 5 на единицу. а зятеM выполняется п. 7.

9. Если значение десятичной цифры н старшем /г-м разряде регистра 1 не pa»II() нулю, выполняется и. 6.

10. Если значение счетчика 5 равно ну ll(!, то происходит обнуление старшего k-го р;» (ряда регистра !. Операция умноже»шя з;1вер щена.

Устройство для умножения, содерж;!ill(( регистр множителя, накапливак)щий сумм;1 тор, генератор кратных множимого, уз(.1 формирования знаков, счетчик и программный блок управления, причем вхоl множ»1теля устройства соединен с информационным входом регистра множителя, вход множнмого устройства подклк)чен к информации»1»ому входу генератора кратных множимого, выход знакового разряда регистра множи (ля подключен к первому входу узла форм»1рования знаков, выходbl программ»н)го б. Io!(Ii управления с первого 110 третий подклк)ч(1»ы соответственно к входам обну I(.III»i» регlioтр»

1249507

9 /7р множителя, накапливающего сумматора и счетчика, четвертый и пятый выходы программного блока угравления подключены к входам управления записью регистра множителя и накапливающего сумматора, выход старшего информационного разряда накапливающего сумматора подключен к информационному входу младшего информационного разряда регистра множителя, шестой выход программного блока управления подключен к входу управления записью счетчика, выход признака равенства нулю которого подключен к входу признака окончания счета программного блока управления, седьмой, восьмой и девятый выходы которого подключены соответственно к входу управления сдвигом регистра множителя, счетному входу счетчика, входу управления сдвигом накапливающего сумматора, двенадцатый выход программного блока управления подключен к управляющему входу генератора кратных множимого, вход запуска программного блока управления соединен с входом запуска устройства, информационный вход счетчика является входом разрядности множителя устройства, десятый и одиннадцатый выходы программного блока управления соединены с входами управления записью знака и обнуления старшего А-го разряда регистра множителя соответственно, выход признака нуля старшего k-го разряда регистра множителя подключен к входу признака выполнения сложения в данном такте программного блока управления, второй вход узла формирования знака соединен с входом знака множимого устройства, выход старшего k-го разряда регистра множителя подключен к входу управления значением кратности пнератора кратных множимого, выход которого соединен с информационным входом

5 накапливающего сумматора, выходы разрядов которого соединены с выходами младших разрядов произведения устройства. выходы разрядов регистра множи еля соединепы с выходами старших разрядов произведения устройства, двенадцатый, тринадца О тый, четырнадцатый и пятнадцатый выходы программного блока управления соединены с входом установки в начальное состояние, входом управления записью, входом управления считыванием и входом управления формированием кратных генератора кратных множимого соответственно, отличаюи ееся тем, что, с целью расширения области применения за счет обеспечения возможности обработки инфор:акации с естественным положением запятой, устройство содержит сумматор анализа положения запятой, два информационных входа сумматора анализа положения запятой соединены с входами разрядности дробных частей множимого и множителя устройства соответственно, выходы сумматора анализа положения запятой

25 подключены к входам индикации положения запятой устройства, шестнадцатый и семнадцатый выходы программного блока управления соединены с входом установки в начальное состояние и входом управления записью сумматора анализа положения запятой, выход узла формирования знака подключен к входу знакового разряда регистра MHQжителя.

1249507

Puz 2

ЩгР

Составитель В. Березкин

Редактор А. Воровин Техред И. Верее Корректор I.. Рошко

Заказ 4325/49 Тираж 671 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж вЂ” 35, Раушская наб.. д. 4/5

Филиал ППП «Патент», г. Ужгород, ул. Проектная. 4