Устройство для моделирования топологии сетей

 

Изобретение относится к вычислительной технике и может быть использовано при построении, специализированных вычислительных устройств для параллельного моделирования различных систем, имеющих сетевую структуру с учетом контроля Корректности топологии исследуемой сети. Цель изобретения - повышение достоверности работы. Для этого в устройство для моделирования топологии сетей дополнительно введены восьмой, девятый, десятый элементы ИЛИ и блок контроля, причем последний содержит счетчик адреса , первый и второй счетчики-, дешифратор переполнения, первый и второй дешифраторы, элемент сравнения, регистр адреса начального узла сети, первый и второй триггеры, с первого по пятый.элементы И, элемент ИЛИ. элемент НЕ, элемент задержки и элемент индикации. i СЛ С сд hO

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТ ИЧЕСНИХ

РЕСПУБЛИК

„.SU.„ 529 А 1

pg 4 С 06 F 15/20

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Ф

Н АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТ8ЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3831695/24-24 (22) 26;12.84 (46) 07.08.86. Бюл. Ф 29 (71) Институт проблем моделирования в энергетике АН УССР, (72) А.Г.Додонов,. В.И.Машуров, В.М.Шишмарев и А.M.Ùåòèíèí (53) 681.888(088.8) (56) Авторское свидетельство СССР

Ф 686033; кл. G 06 F 15/20, 1977.

Авторское свидетельство СССР

В 1024930, кл. G 06 F 15/20, 1984. (54) УСТРОЙСТВО ДЛЯ МОДЕЛИРОВАНИЯ

ТОПОЛОГИИ СЕТЕЙ (57) Изобретение относится к вычислительной технике и может быть использовано при построении специализированных вычислительных устройств для параллельного моделирования различных систем, имеющих сетевую структуру, с учетом контроля корректности топологии исследуемой сети. Цель изобретения - повышение достоверности работы. Для этого в устройство для моделирования тбпологии сетей дополнительно введены восьмой, девятый, десятый элементы ИЛИ и блок контроля, причем последний содержит счетчик адреса, первый и второй счетчики; дешифратор переполнения, первый и второй дешифраторы, элемент сравнения, регистр адреса начального узла сети, первый и второй триггеры, с первого по пятый. элементы И, элемент ИЛИ, элемент НЕ, элемент задержки и элемент индикации.

9529

1О

2S

40

1 124

Изобретение относится к вычислительной технике.

Цель изобретения — повышение достоверности работы.

На фиг, 1 изображена структурная схема устройства; на фиг, 2 — структурная схема блока контроля; на фиг. 3 — представлен пример фрагмента сети; на фиг. 4 — пример представления информации о топологии сети в виде списков.

Устройство содержит блок 1 памяти адресов начальных узлов ветвей сети, блок 2 памяти адресов конечных узлов ветвей сети, блок 3 памяти адресов выходящих ветвей узлов сети, блок 4 памяти адресов входящих ветвей узлов сети, блок 5 памяти адресов первой выходящей ветви узлов сети, блок 6 памяти адресов первой входящей вет- ви узлов сети, регистр 7 адреса выходящей ветви, регистр 8 адреса входящей ветви, регистр 9 адреса конеч ного узла ветви, регистр 10 конечного узла сети, триггеры 11 и 12, дешифраторы 13 и 14, дешифратор 15 сравнения кодов, линии 16 и 17 задержки, элементы ИЛИ 18 — 27., элементы И 28 — 33, элемент HE 34, блок 35 контроля.

Входами устройства являются полюса 36 и 37, соединенные соответственно с адресными входами блоков 1 и 2 памяти начального узла и конечного узла ветви сети.

На входные полюса 38 и 39 подаются соответственно серии импульсов

ГИ1 и ГИ2, сдвинутых один относитель. но другого. Полюс 40 предназначен для получения сигнала "Пуск", по которому начинается моделирование заданной топологии сети. Выходами устройства являются полюса 41 и 42, соединенные соответственно с выходами регистров 7 и 8 выходящей и входящей ветвей. Полюс 43 предназначен для выдачи сигнала конца моделирования заданной топологии сети.. Полюса 44 - 46 предназначены для связи с моделями ветвей.

Блок контроля (фиг. 2) содержит триггеры 47 и 48, счетчик 49 адреса, счетчики 50 и 51, дешифратор 52 переполнения, дешифраторы 53 и 54 состояния Х, элемент 55 сравнения, элементы И 56 — 60, элемент ИЛИ 61, элемент НЕ 62, элемент 63 задержки, регистр 64 адреса начального узла сети, элемент 65 индикации.

Входной полюс 66 предназначен для получения сигнала "Пуск контроля".

Входной полюс 67 является входом тактовых импульсов. Входной полюс 68 подключен к выходу блока 5 памяти первой входящей ветви, Входной полюс 69 подключен к выходу блока 6 памяти первой входящей ветви. Полюс 70 является выходом счетчика адреса и соединен с входами элементов ИЛИ 19, ИЛИ 25, ИЛИ 27. Выходной полюс 7 1 предназначен для передачи сигнала считывания в блоки 5 и 6 памяти, соединен с входами элементов ИЛИ 18, ИЛИ 26. Выходной полюс 72 соединен с входом регистра 10 и служт для выдачи сигнала записи в регистр 10 конечного узла сети, Счетчик адреса 49 представляет собой двоичный счетчик, емкость которого соответствует количеству ячеек в блоках 5 и 6 памяти.

Счетчик адреса предназначен для последовательного просчета адресов ячеек блоков памяти. Дешифратор 52 переполнения служит для выделения сигнала переполнения счетчика адреса, обозначающего окончание контроля топологии сети. Счетчики 50 и 51 идентичны и имеют емкость, равную единице. Вторые разряды счетчиков, представляющие собой разряды переполнения, являются выходами счетчиков.

Дешифраторы 53 и 54 состояния х предназначены для сравнения поступающих на них кодов с кодовой комбинацией состояния ас, заданного в схеме постоянно.

Элемент 55 сравнения является одноразрядной схемой сравнения для выполнения функции ИСКПКИЬЮЩЕЕ ИЛИ.

Регистр 64 представляет регистр с параллельным приемом информации.

Рассмотрим работу устройства при контроле информации,о топологии моделируемой сети.

В блоки 1-6 памяти на основе списков заносится информация о топологии моделируемой сети. В результате в ячейках блока 5 памяти по адресу номера узла хранится код номера первой выходящей ветви. Если узел не имеет выходящих ветвей, то по адресу номера узла в ячейке хранится информация я..

Аналогично в ячейках блока 6 памяти по адресу номера узла хранится!

249529 код первой входящей ветви. Если же у данного узла входящие ветви отсутствуют, то в соответствующей ячейке хранится информация х.

Предварительно счетчики 49 — 51 устан,.вливаются в исходное состояние, триггеры 47 и 48 — в нулевое состояние. Сигнал Пуск контроля" с входного полюса 66 поступает на вход триггера 47. Триггер 47 устанавливается в единичное состояние и разрешает прохождение тактовых импульсов с полюса 67 через элемент И 56.

Первый тактовый импульс, проходящий через элемент И 56, поступает на вход элемента 63 задержки, а также на вход счетчика 49 адреса и на входы элементов ИЛИ 18 и ИЛИ 26. После прихода первого тактового импульса счетчик 49 адреса содержит код адреса первого узла сети, который поступает через элементы ИЛИ 19 и ИЛИ 25 на адресные входы блоков 5 и б памяти. Результатом подачи кода адреса первого узла со счетчика 49 на блоки 5 и 6 памяти является опрос информации в списках первой входящей и выходящей ветвей.

В это же время, на выходах элементов ИЛИ 18 и ИЛИ 26 вырабатываются сигналы разрешения выборки, которые поступают на считывающие входы бло" ков 5 и 6 памяти. Считанная информация из блоков 5 и 6 памяти поступает на входы дешифраторов 53 и 54 соответственно. Дешифраторы 53 и 54 сравнивают считанную информацию с кодовым состоянием с.

В том случае, если считанная информация не равна состоянию х на выходах дешифраторов 53 и 54 вырабатываются разрешающие сигналы, которые определяют соответственно наличие выходящих и входящих ветвей для рассматриваемого узла.

Сигналы с выходов дешифраторов 53 и 54 поступают соответственно на входы элементов И 59, 60 и вместе на входы элемента 55 сравнения.

Элемент 55 сравнения работает следующим образом.

Если на его вход приходят одновременно два разрешающих или запрещающих сигнала, то на выходе элемента сравнения вырабатывается запрет., Этот случай соответствует двум вариантам: когда у рассматриваемого узла имеются входные и выходные ветви и он является промежуточным узлом сети; когда по данному адресу узла. в блоках 5 и 6 памяти содержится информация х, что определяет отсутствие узла в сети с таким номером.

В обоих вариантах этого случая элемент 55 сравнения запрещает работу элементов И 59 и 60.

Если на вход элемента 55 сравне10 ния проходят один разрешающий и один запрещающий сигналы, то при таких комбинациях элемент 55 вырабатывает на выходе разрешающий сигнал

Этбт случай имеет также два варианта.

Когда разрешающий сигнал поступает с дешифратора 53, а запрещающий— с дешифратора 54. Это соответствует тому, что у рассматриваемого узла

20 имеются. выходящие ветви и отсутствуют вхоДящие, т.е. он является начальным узлом сети. Разрешающий сигнал с выхода элемента 55 сравнения поступает на входы элементов И 59 и 60, 25 на вторых входах которых присутствует разрешение с дешифратора 53 и ,запрет с дешифратора 54 соответствен,но. Так как счетчик 49 адреса не переполнен и на выходе дешифратора 52, соединенном с входами элемента И 57 и элемента НЕ 62 отсутствует разрешающий сигнал, то на входе элемента И 57 присутствует запрет, а на вход элемента И 58 через элемент HE 62 поступает разрешающий сигнал. В итоге задержанный тактовый импульс проходит через элементы И 58, И 59 и поступает на вход счетчика 50 и на вход записи регистра 64 начального узла

40 сети. При поступлении сигнала записи в регистр 64 записывается номер начального узла сети, который поступает на информационный вход регистра с выхода счетчика 49 адреса. Счетчик 50

45 просчитывает задержанный тактовый импульс, что соответствует одному найденному начальному узлу сети.

Во втором варианте, когда имеется разрешающий сигнал с выхода дешифраэ0 тора 54 и запрещающий сигнал с дешифратора 53. Это соответствует тому, 1 что у рассматриваемого узла имеются входящие ветви и отсутствуют выходящие, т ° е, он является конечным узлом

55 сети. В этом варианте задержаный тактовый импульс проходит через элемент И 60, где есть разрешение с выхода дешифратора 54. С выхода элемен1249529 венно коды номеров начального и конечного узлов сети. В случае некорректности сети триггер 48 находится

5 в единичном состоянии и элемент индикации отображает аварийной состояние устройства., В устройстве обеспечивается по" ступление необходимых сигналов пред10 варительного установа, которые на фиг. 1, 2 не показаны. та И 60 импульс поступает на вход счетчика 51 и через полюс 72 на вход записи регистра 10 конечного узла сети. При поступлении сигнала записи в регистр 10 записывается номер конечного узла сети, который через элемент ИЛИ 27 поступает на информационный вход регистра с выхода счетчика 49 адреса. Соответственно счетчик 51 просчитывает эадержаный тактовый импульс, что определяет один найденный конечный узел сети.

На следующем такте проходит следующий (второй) тактовый импульс 15 на полюс 67, который поступает на счетный вход счетчика 49 адреса °

Счетчик адреса увеличивает свое содержимое на единицу. Это соответствует формированию адреса следующего 2п узла, для которого просматривается наличие входящих и выходящих ветвей.

В случае определения второго начального или второго конечного узла сети на выходе счетчиков 50 или 51 25 соответственно вырабатывается сигнал переполнения. Сигнал переполнения проходит через элемент ИЛИ 6 1 и устанавливает триггер 48 в единичное состояние, что соответствует некоррект- gg ности сети. Элемент 65 индикации, соединенный с выходом триггера 48, отображает в данном случае информацию о некорректности сети. Так опрос адресов номеров узлов сети осуществляет-, ся до тех пор, пока не будут просмотрены все ячейки блоков 5 и 6 памяти.

Это соответствует тому, что счет" чик 49 адреса будет содержать код пе" реполнения ° .40

Дешифратор 52 дешифрирует состояние переполнения счетчика адреса и вырабатывает сигнал разрешения, который поступает на вход элемента И 57. Сигнал с выхода дешифратора 52 также по45 ступает через элемент НЕ 62 на элемент И 58 и запрещает прохождение задержаного тактового импульса с выхода элемента 63 задержки. В этом случае задержаный тактовый импульс прохо ходит через элемент И 58 и устанавли-. вает триггер 47 в нулевое состояние.

В итоге нулевое состояние триггера 47 запрещает прохождение тактовых импульсов через элемент И 56 и работа устройства контроля на этом заканчивается. Если сеть корректна, то в регистрах 64 и 10 хранятся соответстРешение задачи контроля заключается в проверке корректности заданной топологии сети, которая хранится в шести блоках памяти устройства. При этом ошибки в топологии могут допускаться как при записи информации в блоки памяти, так и при неправильном задании топологии сети оператором.

Контроль информации о топологии позволяет исключить неправильную коммутацию решающих элементов в процессе моделирования исследуемой сети.

Формула изобретения

Устройство для моделирования топологии сетей; содержащее блок памяти адресов первой выходящей ветви узлов сети, блок памяти адресов первой входящей ветви узлов с6ти,,регистр адреса выходящей ветви, регистр адреса входящей ветви, выходы регистров адреса выходящей и входящей ветвей соединены с адресными входами соответственно блока памяти адресов выходящих ветвей узлов сети и блока памяти адресов входящих ветвей узлов сети, блоки памяти адресов начальных и конечных узлов ветвей сети, регистры адреса конечного узла ветви и конечного узла сети, первый и второй триггеры, первый и второй дешифраторы, дешифратор сравнения кодов, первую и вторую линии задержки, семь элементов ИЛИ, шесть элементов И и элемент НЕ, причем адресный вход блока памяти адресов начальных узлов ветвей сети является входом задания адреса начальной ветви устройства, вход считывания блока памяти адресов начальных узлов ветвей сети является йусковь1м входом устройства и соединен с входом первой линии задержки и первым входом первого элемента ИЛИ, адресный вход блока памяти адресов коHe÷íûõ узлов ветвей сети является входом задания адреса конечного узла

1249529 ветви устройства, вход прерывания блока памяти адресов конечных узлов ветвей сети является входом прерывания работы устройства и .соединен

5 с входом второй линии задержки и единичным входом первого триггера, первый вход первого элемента И соединен с входом элемента. НЕ и является входом приема сигналов окончания работы 1О моделей ветвей устройства, информационный вход регистра адреса конечного узла ветви соединен с выходом блока памяти адресов конечных узлов ветвей сетч, вход разрешения записи ре- 15 гистра адреса конечного узла ветви соединен с выходом второй лийии задержки, выход регистра адреса конеч.ного узла сети соединен с первым входом дешифратора сравнения кодов, вто- 2О рой вход которого соединен с выходом регистра адреса конечного узла ветви и первым входом второго элемента ИЛИ, второй вход второго элемента ИЛИ соединен с выходом блока памяти адре- 25. сов начальных узлог ветвей сети, а выход — с адресным входом блока памяти адресов первой выходящей ветви узлов сети, вход считывания которого соединен с выходом третьего элемен- 5О та ИЛИ, первый вход которого соединен с выходом первой линии задержки, выходы блоков памяти адресов выходящих ветвей и первой выходящей ветви узлов сети соединены с входами четвертого элемента ИЛИ,. выход которого соединен с информационным входом регистра адреса выходящей ветви, выход которого является выходом адреса входящей ветви устройства и соеди- 4О нен с входом первого дешифратора, выход которого подключен к нулевому, входу второго триггера и первому входу пятого элемента ИЛИ, второй вход которого соединен с выходом 45 элемента НЕ и первым входом шестого элемента ИЛИ, выход пятого элемента ИЛИ является выходом сигналов включения моделей ветвей устройства, выход регистра адреса входящей ветви является выходом адреса входящей ветви устройства и соединен с входом второго дешифратора, .выход которого соединен с вторым входом третьего .элемента ИЛИ, вторыми входами первого и шестого элементов ИЛИ и первым входом второго элемента И, второй вход которого подключен к выходу дешифратора сравнения кодов, выход первого элемента И является выходом сигнала окончания работы устройства, выход первого элемента ИЛИ соединен с единичным входом второго триггера, выход которого соединен с первыми входами третьего и четвертого элементов И, выход первого триггера соединен с первыми входами пятого и шестого элементов И, вторые входы третьего и пятого элементов И соединены с первым . входом тактовых импульсов устройства ° вторые- входы четвертого и шестого элементов И соединены с вторым входом тактовых импульсов устройства, выходы третьего и четвертого элементов И соединены соответственно с входом считывания блока, памяти адресов выходящих ветвей узлов сети и входом разрешения записи регистра адреса выходящей ветви, выход шестого элемента И соединен с вторым входом первого элемента И, выход которого соединен с входом считывания блока памяти адресов входящих ветвей узлов сети, выход которого подключен к первому входу седьмого элемента ИЛИ, второй вход которого соединен с выходом блока памяти адресов первой входящей ветви узлов сети, .выход седьмого элемента ИЛИ подключен к информационному входу регистра адреса входящей ветви, вход. разрешения записи которого соединен с выходом пятого элемента И, выход шестого элемента.ИПИ подключен к нулевому входу первого триггера, о т л и ч а ю— щ е е с я тем, что, с це:,ью повышения достоверности, в него введены восьмой, девятый, десятый элементы ИЛИ и блок контроля; содержащий счетчик адреса, первый и второй счетчики, дешифратор переполнения,. первый и второй дешифраторы, элемент сравнения, регистр адреса начального узла сети, первый и второй триггеры, с первого по пятый элемен". ты И, элемент ИЛИ, элемент НЕ, элемент задержки и элемент индикации, единичый вход первого триггера блока контроля является входом пуска контроля устройства, единичный выход первого триггера блока контроля соединен с первым входом первого элемента И блока контроля,. второй вход которого соединен с вторым входом тактовых импульсов устройства, выход первого

1249529

I0 элемента И блока контроля соединен с входами счетчика адреса и элемента задержки блока контроля с третьим входом третьего элемента ИЛИ и первым входом восьмого элемента ИЛИ, выход которого соединен с входом считывания блока памяти адресов входящих ветвей узлов сети,.выход счетчика адреса блока контроля .соединен с ин- tp формационным. входом регистра адреса начального узла сети блока контроля, с входом дешифратора переполнения блока контроля, с третьим входом второго элемента ИЛИ, с первым входом девятого элемента ИЛИ, с первым входом десятого элемента ИЛИ, выход ко-. торого соединен с информационным входом регистра адреса конечного узла сети, выход дешифратора переполнения 2р блока контроля подключен к первому входу второго элемента И и через элемент НЕ соединен с первым входом третьего элемента И блока контроля, выход элемента задержки подключен 25 к вторым входам второго и третьего элементов И блока контроля, выход второго элемента И блока контроля соединен с нулевым входом первого триггера блока контроля„ выход 30 третьего элемента И блока контроля соединен с первыми входами четвертого и пятого элементов И блока контроля, вторые входы которых объединены и соединены с выходом элементов сравнения, выходы первого и второго депйфраторов блока контроля подключены к соответствующим входам »емента сравнения и соединены с третьими входами четвертого и пятого элементов И блока контроля соответственно, выход блока памяти адресов первой выходящей ветви узлов сети подключен к входу первого дешифратора блока контроля, выход блока памяти адресов первой входящей ветви узлов сети соединен с входом второго дешифратора блока контроля, выход пятого элемента И блока контроля соединен с входом первого счетчика блока контроля и входом разрешения записи регистра адреса конечного узла сети, а выход четвертого элемента И блока контроля соединен с вхо,дом разрешения записи регистра адреса начального узла сети и входом второго счетчика блока контроля, выход которого соединен с первым входом элемента ИЛИ блока контроля; второй .вход которого соединен с выходом первого счетчика .блока контроля, выход элемента ИЛИ блока контроля соединен с единичным входом второго триггера этого блока, единичный выход которого соединен с входом элемента индикации, выход девятого элемента ИЛИ подключен к адресному входу блока памяти адресов входящих ветвей узлов сети, выход второй линии задержки соединен с вторым входом восьмого элемента ИМИ, выход блока памяти адресов конечных узлов ветвей сети подключен к второму входу девятого элемента ИЛИ, второй.вход десятого элемейта ИЛИ является входом задания адреса конечного узла сети устройства.!

249529

1249529

54а

8с

Cf

3A

Составитель И.Дубинина

Редактор С.Патрушева Техред О.Гортвай Корректор Е.Сирохман

Заказ 4326/50 Тираж 671 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, r.Óæãoðîä, ул.Проектная, 4

/QA

hA с8

dB

4аХ

М с

df

2.ав

hC сС

dli

/ Я

Jan

1Х

cd

dX

) Х бАХ

Bo

CG

3Q