Многоканальное устройство для определения знака разности фаз

 

Изобретение может быть использовано в измерительных приборах.и системах. Цель изобретения - повышение надежности - достигается за счет сокращения схемных элементов и повышения точности путем обеспечения устойчивости выходного сигнала к воздействию помех. Устройство содеряа т генератор 1 импульсов, счетчики 2-4 импульсов, регистры 5-8, формирова-т тели 9-11, мультиплексоры Т2-15, дешифраторы 16 и 17, сумматор 18,блок 19 преобразования кодов, логические элементы (ЛЭ) ШШ 20, ЛЭ ШЩ-НЕ 21, ЛЭ И 22, группы D-триггеров 23, 24 и 25. и п каналов, каждый из которых включает регистры 5 и 6 и формирователи 10 и 11. Увеличение количестг :. ва каналов не влечет за собой пропорционального роста объема аппаратуры и вероятности отказов и обеспечивает устойчивость выходных сигналов при воздействии помех. 1 ил. СО Лг./

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (51) 4 С 01 R 25/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМ .Ф СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3800843/24-21 (22) 15. 10. 84 (46) 15.08.86 Бюл. Р 30 (72) А.И. Арсюков, И.И. Бойко и Н.П. Курносенков (53) 621; 317. 373 (088. 8) (56) Авторское свидетельство СССР

9 1065785, кл. 6 01 R 25/00, 1982.

Авторское свидетельство СССР

Ф 1167524, кл. С Oi R 25/00, 1983. (54) МНОГОКАНАЛЬНОЕ УСТРОЙСТВО ДЛЯ

ОПРЕДЕЛЕНИЯ ЗНАКА РАЗНОСТИ ФАЗ (57) Изобретение может быть использовано в измерительных приборах.и системах. Цель изобретения — повышение надежности - достигается за счет сокращения схемных элементов и повыÄÄSUÄÄ 1250980 А1 шения точности путем обеспечения ус-. тойчивости выходного сигнала к воздействию помех.. Устройство содерм;т генератор 1 импульсов, счетчики 2-4 импульсов, регистры 5-8 формирова-. тели 9-11, мультиплексоры 12-15 дешифраторы 16 и 17, сумматор 18,блок

19 преобразования кодов логические элементы {ЛЗ) ИЛИ 20, ЛЭ ИЛИ-НЕ 21, ЛЗ И 22, группы D-триггеров 23, 24 и 25 и и каналов, каждый as которых включает регистры 5 и 6 и формирователи 10 и 11. Увеличение количест ":. ва каналов не влечет sa собой пропорционального роста объема аппаратуры и вероятности отказов и обеспечивает Е устойчивость выходных сигналов при гоздействии помех. 1 ил.

С:

1250980

Изобретение относг«тся к измерительной технике и может быть использовано в иэмерительньгх приборах и системах.

Целью изобретения является повышение надежности за счет сокращения аппаратурных затрат и повьппение точности путем обеспечения устойчивости ньгходного сигнала при воздействии помех.

На чертеже представлена блок-схема предложенного устройства.

Устройство содержит генератор 1 импульсов, счетчики 2, 3 н 4 импульсов, регистры 5 — 8, формирователи

9, 10 и 11 импульсов, мультиплексоры 12 — 15, дешифраторы 16 и 17,сумматор 18, блок 19 преобразования кодов, элементы ИЛИ 20, ИЛИ-НЕ 21 и

И 22, а также группы D-триггеров 23, 24 г« 25 и п каналов 26, каждый из которых включает регистры 5 и 6 и формирователи 10 и 11. Выход генератора 1 импульсов соединен с тактовым входом счетчика 2 импульсов, установочный вход которого соединен с выходом формирователя 9 импульсов, соединенного первым входом с первой входной клеммой устройства, а вторым — с в«гходом генератора 1 импухгьсов, и в каждом канале регистра 5 и

6, информационные входы которых соединены с выходами счетчика 2 импульсов, а тактовые входы соединены с вьгходами формирователей 10 и 11 импульсов, соединенных первыми входами с второй и третьей соответственно группами входных клемм устройства, а вторыми входами подключенных к выходу генератора 1 имггульсов, выходы регистров 5 и б каждого канала соединены с информационными входами мультиплексоров 12 и 13 соответственно, выходы кото.эь«х соединены с первыми и вторыми соответственно группами информационных входов мультиплексоров 14 и 15, выходы мультиплексоров 14 соединены с информацион:«ыми входами регистра 7, выходы которого соединены с первыми входами сумматора 18, подключенного вторыми входами через блок 19 преобразования кодов к выходам мультиплексора 15, третья группа информационньгх входов которого соединена с третьей группой входов мультиплексора 14 и подключена к выходам регистра 8, соединенного информационными входами с первыми вы45

5

IS

40 ходами сумматора 18, второй выход которого соединен с информационными входами первой группы Р-триггеров 23 н 24, выход триггера 23 соединен с информационными входами второй группы

D-триггеров 25, выходы триггеров 24 через элемент ИЛИ-НЕ 21 соединены с первым входом элемента И 22, второй вход которого соединен с тактовым входом счетчика 3 импульсов и двенадцатым выходом дешифратора 16, а выход соединен с входом стробирования дешифратора 17, соединенного выходами с тактовыми входами соответствукпцих

9-триггеров 25 второй группы, выходы которых соединены с выходными клеммами устройства. Тактовый вход счетчика

4 подключен к выходу генератора 1 импульсон и соединен с входом стробирования дешифратора 16, информационные входы которого соединены с управляюп«ими входами мультиплексоров 14 и l5 и выходами счетчика 4 импульсов, информационные входы дешифратора 17 соединены с управляюпгими входами мультиплексоров 12 и 13 и выходами счетчика 3 импульсов, первь«й, четвертый, шестой и десятый выходы дешифратора

16 через элемент ИЛИ 20 соединены с тактовым входом регистра 7, третий выход дешифратора 16 соединен с такговыми входами регистра 8 и триггера

23, тактовые входы П-триггеров 24 подключены к второму, пятому, седьмому, восьмому, девятому и одиннадцатому выходам дешифратора 16.

Четвертая группа входов третьего мультиплексора и четвертая и пятая группа входов четвертого мультиплексора используются для введения констант, Устройство работает следующим образом.

В каждом канале на вторую и третью входные клеммы устройства поступают сигналы, знак разности фаз которых необходимо определить. На первую входную клемму устройства поступает опорный сигнал, заданяций начало отсчета фазового сдвига. На выходах счетчика 2 устанавливаются коды в соответствии с числом импульсов,поступанкцих на его тактовый вход от генератора 1 после поступления на установочный вход импульса сброса от формирователя 9, С поступлением импульсов от формирователей 10 и 11 на управляющие входы регистров 5 и 6 иначе у = у -1» з 1250 в регистры 5 и 6 вводятся коды,определяющие сдвиг по фазе каждого из входных сигналов канала по отношению к опорному сигналу. Иэ-за помех, воздействующих на источники анализируемых сигналов, коды в регистрах 5 и

6 в течение периода опорного сигнала могут изменяться на единицу младшего разряда. Если сдвиг по фазе хотя бы одного из анализируемЫХ сигналов 1О по отношению к опорному меньше величины, соответствующей шагу квантова2 9 ния (2„ ), или если разность фаз меньше величины, соответствующейдвум 15 шагам квантования, знак разности фаз анализируемых сигналов изменяется с частотой, близкой к частоте опорного сигнала. Для предотвращения высокочастотных колебаний сигналов íà RO выходе устройства используется следующий алгоритм формирования выходного сигнала

< Х2 а2 «2 у = sign ЬХ при 1 ХЗ 2-2 25

2 ьХ 2 -2

1ф где Х2, ХЗ вЂ” сдвиг по фазе сигналов

30 на втором и третьем соответственно входах устройства по отношению к опорному сигналу;

Ь Х вЂ” разность фаэ входных 35 сигналов (АХ = Х2-ХЗ) у у — значения выходного сиг.(У нала, полученные в текущем и предыдущем соответственно циклах анализа.

Счетчики (2,3 и 4) изменяют свое состояние по отрицательному фронту сигнала на тактовом входе.

При сигнале "Логическая 1" на стробирующем входе дешифратора (16, 17) на одном иэ выходов, определяемом кодом на информационных входах, формируется сигнал "Логическая 1".

На четвертой группе информационных 50 входов мультиплексора 14 установлен код числа (2 — 2), на четвертой и пятой группах входов мультиплексора

15 установлены коды чисел 1 и 2 соответственно. 55

Блок 19 преобразования кодов представляет собой комбинационную логическую схему на базе программируемого

980 4 постоянного запоминающего устройства, преобразующую коды чисел на входе в дополнительные коды этих чисел на выходе.

Последовательность подключения каналов для обработки информации определяется состоянием счетчика 3. При этом к входам мультиплексоров 14, 15 через мультиплексоры t2, 13 подключаются выходы регистров 5, 6 соответствующего канала устройства. Цикл анализа входного сигнала одного канала состоит из двенадцати тактов. Каждому такту соответствует определенный код счетчика 4 °

Такт 1. На входы регистра 7 через мультиплексор 14 поступает код Х2 соответствующего канала устройства; на первом выходе дешифратора 16 формируется импульс "Логическая 1", код

Х2 записывается в регистр 7.

Такт 2. На вторые входы сумматора

1-8 через мультиплексор 15 и блок 19 преобразования кодов поступает код числа (-1), на втором выходе сумматора 18 формируется сигнал переноса (с уровнем "Логический 0" при Х2-1, и с уровнем "Логическая 1" при Х2=0); на втором выходе дешифратора t6 формируется импульс "Логическая 1", сигнал переноса записывается в соответствующий триггер 24.

Такт 3. На вторые входы сумматора

t8 поступает код ХЗ соответствующего канала устройства, на первых выходах сумматора 18 формируется код (Х2-ХЗ), на втором выходе формируется сигнал переноса; на третьем выходе дешифратора 16 формируется импулЬс "Логическая Г, в регистр 8 записывается код (Х2-X3), в триггер 23 — сигнал переноса.

Такт 4. На входы регистра 7 посту-. пает код ХЗ, на четвертом выходе дешифратора 16 формируется импульс "Логическая 1", код ХЗ записывается в регистр 7.

Такт 5. На вторые входы сумматора

18 поступает код числа (-1), на втором выходе сумматора 18 формируется сигнал переноса; на пятом выходе дешифратора 16 формируется импульс "Логическая 1", сигнал переноса записывается в соответствующий триггер 24 °

Такт 6. На входы регистра 7 поступает код числа (2 -2), на шестом выл ходе дешифратора 16 формируется им12509

5 пульс "Логическая 1", кад числа (2" -2) вводится э регистр 7.

Такт 7. На вторые входы еуииатора 18 поступает кад (-X2), на второ» выходе су»»атора 18 фор»ируется сигнал переноса; на седьмом выходе дешифратара 16 фор»ируется импульс

"Логическая 1, сигнал переноса записывается в соответствующий триг—

r p 24. 10

Такт 8, На вторые эходы сумматора

18 поступает кад (-ХЗ), на втором выходе сумматора 18 формируется сигнал переноса; на восьмом вьходе дешифратора 16 формируется импульс

" Логическая 1, сигнал переноса записывается э соответствующий триггер 24.

Такт 9. На вторые входы сумматора

18 поступает код -(Х2 -- ХЗ)„ па это- 2б ром выходе сумматора 18 формируется сигнал переноса; на девятом выходе дешифратора 16 формируется и»пульс нЛсгическая 1", сигнал переноса записывается в соответствующий триг- 25

rep 24.

Такт 10, На входы регистра 7 поступает кад (X2-ХЗ), на десятом выходе дешифратара 16 формируется и»пульс "Логическая 1", кад (Х2-ХЗ) 3о записывается э регистр 7.

Такт 11. На вторые входы сумматора 1S поступает код числа "-2), на втором выходе сумматора 18 формируется сигнал переноса; па одиннадцатом выходe дешифратора 16 Формируется импульс "Логическая 1", сигнал переНосВ записывается э состэс .Гстэующи .! триггер 24..

Такт 12. На эхац элемен:: И 22,10 от элемента ИЛИ-НК 21 поступает сиг-нал "Логическая 1",. есчн эа всех

Tpqfгерах 24 записаны Логические С,, т,е. выполнена условие

Х?: 2, 2е э

= ХЗ =-2 — 2;

2 = 6Х -" 2" — 2, на двенадцатом выходе дешифратора

16 формируется импульс "Логическая на стробирующий вход дешнфратора

17 от элемента. И 22 поступает "Логическая 1", на соответствующе» вьгходе дешифратора 17 формируется импульс

"Логическая 1", в соответствующий триггер 25 записывается сигнал с выхода триггера ?3, т.e„ у, Если хотя

80 б бы э одном из триггеров 24 записана

"Логическая 1", на вход элемента И 22 ат элемента ИЛИ-НЕ 21 поступает сигнал "Логический О", на стробирующем входе дешифратора 17 "Логический О", э соответствующем триггере 25 остае гся сигнал, записанный в предыдущем цикле анализа, т.е, у1,, По отрицательному фронту импульса Логическая

1" на двенадцатом выходе дешифратора

16 изменяется состояние счетчика 3 и начинается цикл анализа входных сигналов,цругога канала устройства.

Таким образом, предложенное устройства позволяет выполнить последовательную обработку входных сигналов

11)

2 каналов (m — числа разрядов счет"-чика 3) и обеспечивает устойчивость сигналов. на вьгходах. Ири этом повышается надежность за счет сокращения аппаратурных затрат, так как увеличение количества каналов в устройстве не влечет за собой пропорционального роста объема аппаратуры и вероятности отказов, и обеспечивается устойчивость выходных сигналов нри воздействии помех. ф о р м у л а и -» а б р е т -.- н и я 1ногаканальнае устройства,1ля определения знака разности фаз, содержащее сум»атор, генера". î:ð .импульсов, выход котарага соединен с тактовым входам первого счетчика импульсов, соединенного установочным входом с эь.-.<одом первого формирователя импульсоэ, вход которо".î соединен с первой входной клеммой устройства, и каналов,, каждый из которых включает первый и второй регистры, информационные входы которых соединсны с выхода:. .н первого счетчика импульсов, а тактовые входы — с выходами второго и третьего формирователей импульсов, соединенных входами с второй и третьей входными клеммами устройства, о тл и ч а ю ш е е с я тем> что, с цельto повышения надежности за счет сокращения аппаратурных затрат и обеспечения точности путем устойчивости выходного сигнала при воздействии помех, э него введены четыре мультиплексора, блок преобразования кодов, первая и вторая группы П-триггеров, два дешифратара, элементы И, ИЛИ и ИЛИ-EIE, второй и третий счетчики импульсов и третий и чеTBeptbrH регистрыр при том

1250980

Составитель М. Катанова

Техред Л.Сердюкова Корректор И. Муска

Редактор М. Келемеш

Заказ 4405/41 Тираж 728 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, r. Ужгород, ул. Проектная, 4 выходы первых и вторых регистров каждого канала соединены с информационными входами соответственно первого и второго мультиплексоров, выходы ко1 торых соединены соответственно с первыми и вторыми группами информационных входов третьего и четвертого мультиплексоров, выходы третьего мультиплексора соединены с информационными входами третьего регистра, выходы 10 которого соединены с первыми входами сумматора, подключенного вторыми входами через преобразователь кодов к выходам четвертого мультиплексора, третья группа информцационных входов 15 которого соединена с третьей группой входов третьего мультиплексора и выходами четвертого регистра, соединенного информационными входами с первыми выходами сумматора, второй вы- 20 ход которого соединен с информационными входами первой группы Э-тригге.! ров, выход первого D-триггера первой группы соединен с информационными, входами второй группы D-триггеров, 2$ выходы остальных шести триггеров первой группы через элемент ИЛИ-НЕ соединены с первым входом элемента И, второй вход которого соединен с тактовым входом второго счетчика импуль- 30 сов и двенадцатым выходом первого дешифратора а выход соединен с входом стробирования второго дешифратора, соединенного выходами с тактовыми входами соответствующих триггеров второй группы, выходы которых соединены с выходными клеммами устройства, тактовый вход третьего счетчика соединен с выходом генератора импульсов, вторыми входами первого, второго и третьего формирователей импульсов и входом стробирования первого дешифратора, информационные входы которого соединены с управляющими входами третьего и четвертого мультиплексоров н выходами третьего счетчика импульсов, информационные входы второго дешифратора соединены с управляющими входами первого и второго мультиплексоров и выходами второго счетчика импульсов, при этом первый, четвертый, шестой и десятый выходы первого дешифратор через элемент ИЛИ соединены с тактовым входом третьего регистра, третий выход первого дешифратора соединен с тактовыми входами четвертого регистра и первого триггера первой группы, а тактовые входы остальных триггеров первой группы соединены соответственно с вторым, пятым, седьмым, восьмым, девятым и одиннадцатым выходами первого дешифратора.