Устройство для умножения в избыточной системе счисления с запоминанием переноса

 

Изобретение относится к вычислительной технике и может быть использовано при конструировании и разработке универсальных и специализированных вычислительных устройств, предназначенных для обработки цифровой информации. Целью изобретения является повышение быстродействия. Поставленная цепь достигается тем, что в устройство, содержащее регистр сдвига, регистр множимого, одноразрядные регистры переноса, одноразрядные четверичные умножители, двухразрядные четверичные сумматоры, введены одноразрядные четверичные сумматоры и одноразрядные четверичные регистры суммы с соответствующими связями. 1 ил. г (Л

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИИЕСИИХ

РЕСПУБЛИК (19) (И) (su 4 С 06 F 7/49

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А BTOPGHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕКНЫИ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3839189/24-24 (22) 04.01 .85 (46) 23.08.86. Бюп. 1(- 31 (71) Таганрогский радиотехнический институт им. В.Д.Калмыкова (72) P .В .Коробков и В.Е.Золотовский (53) 681 .3 (088.8) (56) Авторское свидетельство СССР

1(886600006622, кл. С 06 F 7/49, 978 °

Авторское свидетельство СССР

1(1024906, кл. С 06 F 7/49, 1981. (54) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ В ИЗБЫТОЧНОЙ СИСТЕМЕ СЧИСЛЕНИЯ С ЗАПОМИНАНИЕМ ПЕРЕНОСА (57) Изобретение относится к вычислительной технике и может быть исЮ пользовано при конструировании и разработке универсальных и специализированных вычислительных устройств, предназначенных для обработки цифровой информации. Целью изобретения является повьппение быстродействия.

Роставленная цель достигается тем, что в устройство, содержащее регистр сдвига, регистр множнмого, одноразрядные регистры переноса, одноразрядные четверичные умножители, двухразрядные четверичные сумматоры, введены одноразрядные четверичные сумматоры и одноразрядные четверичные регистры суммы с соответствующими связями. 1 ил. 3

1252773

Из бретение относится к вычислительной технике и предназначено для исги1льз нация в цифровых вычислитель— ных машинах, работающих в избыточной системе счисления.

Цель изобретения — повышение быстродейстния .

На чертеже представлена схема уетрогйетва для умножения в избыточной системе счисления с запоминанием переноса (для n=5).

Устройство для умножения в избыточной системе счисления с эапоминанием переноса содержи г регистр

1 сдвига, вход 2 множителя устройства, тактовый вход 3 устройства, регистр 4 миожимого, вход 5 множимого устройгетг а, одноразрядные четверичные умиожители 6-10, одноразрядные четверичные регистры 11 -1 5 переноса, одноразрядные четверичные сумматоры 16-22, одноразрядные четверичные регистры 23-29 суммы, выходы

30 и 31 соответственно старшей и мч;щшей частей произведения устройства, днухразрядные четверичные сумматоры 32-34.

Одноразрядные четв еричные умно ители 6-8 и соответственно двухразрядные четверичные сумматоры 3234 могут быть выполнены в виде постоянного запоминаюшего устройства (1!ЗУ)

В каждом ПЗУ формируется произведение четверичного разряда множителя на четверичный разряд множимого плюс четверичный перенос из регистра переноса. Код н !!ЗУ записывается в соответствии е таблицей.

Регистр 1 предназначен для хранения мггожителя г, поступающего с входа 2 устройетна. Вход 3 устройства соединен с входом сдвига в сторону старших разрядов р гистра 1. Регистр

4 предназначен для хранения множимого Х, поступаюшего с входа 5 устройства. Р гис1ры и 4 представляют собой регистры для хранения чисел избыточном четверичном коде. Для хранения одной четверичной цифры используется три триггера.

Цифры избыточного четверичного к<1да кодируютея следующим образом:

Четв -ричная цифра Дв оич н ое и зображение

0 000

+! 001

010

55!

О

l5

+3 011

-1 ill

-2 110

Перенос из одноразрядных четверичных сумматоров !6 22 может иметь значения 0; +1; -1 .

Устройство работает следуюшим образом.

Множитель и множимое с входов

2 и 5 соответственно записываются в регистры и 4. Регистры переноса и суммы сброшены в ноль. Для отыскания произведения необходимо выполнить шесть циклов.

1 и цикл. На выходах умножителей

6-10 формируются произведения старшего разряда множителя Y поступающего из регистра 1, на разряды Х!

Х множимого. Старшие разряды этих поразрядных произведений (Р„, Р7, Р.1, Р4,, Р г ) поступают HB входы регистров 11-15 соответственно, младшие S ff S 2f S f Sg f пройдя через сумматоры 19, 18, 17 и 16, поступают на входы регистров 27, 26, 25 и 24; S> поступает на входы регистра 23 непосредственно. По зату-, хании переходных процессов на вход 3 устройства подается сигнал, Р, и

S записываются в укаэанные регистры.

Одновременно содержимое регистра 1 сдвигается, в его старшем разряде фиксируется следующий разряд множителя У2 °

2-й цикл. На умномэгтелях 6-10 и сумматорах 32-34 формируются велин YХ< +П„, YÕ +П,, 7 3 ч Y2x4 Y2xsý где II „,, Il,, II>, — значения переносов, хранящихся в регистрах 13-15 переноса.

Формируются новые значения величин

Г7 77 57 17 > 77

S>2 Sf2 поступает на вход регистра

23. На вход регистра 24 поступает

cy a S >, + 842, на Вход регистра

25 — сумма S4 + Sq7, на вход регистра 26 — сумма S, + S77, на вход регистра 27 — сумма S + S 7, на вход регистра 28 — величина S „ + П, и на вход регистра 29 поступает О+П„ г.де II„ и П, — значения переносов иэ регистров l! и 1 2 соответственно.

По сигналу, поступающему на вход 3, сформированные суммы и переносы записываются в указанные регистры, содержимое регистра 1 сдвигается.

1252773

З-й, 4- и 5-й циклы выполняются аналогично циклу, 2. Старшие разряды произведения, формирующиеся на вы— ходах сумматора 22 в циклах 3-5, записываются и регистр 1 °

6-й цикл. Па выходах регистра 1, соединенных с входами умггожителей, нули. Поэтому умножители 9 и 10 гене-! о рируют нули. Переносы Il,, П, Л пропускаются на выходы суммы без изменения, и в су»маторах 17-22 nepeHîñb и„, п„, П„° п2 и П15 дываются с ранее накопленной суммой иэ регистров 24-29. P — P, н 6-м г5 цикле не возникают. По сигналу, поступающему на вход 3, н регистре 1 (в 4-х младших разрядах) зафиксируются четыре старших разряда произведения и в регистрах 29, 2S, 27, 26, 25 и 24 — младшие разряды произнедения. Умножение закончено.

Формула изобретения

Устройство для умножения в избыточной системе счисления с запоминанием переноса содержашее регистр сдвига, регистр множимого, п одноразрядных четнеричных умножителг и (n- - 0 разрядног ть операндов), (n-2), двухразрядньгх четнеричных сумматоров, и одноразрядных четверичных регистрон пергносл, два одноразрядных четнеричных сумматора и один одноразрядный четнеричный регистр суммы, причем входы множителя и множимого устройства соединены соответственно с информационными входами регистра сдвига и множимого, выход старшего 40 разряда регистра сдвига соединен с первыми входами одноразрядных четверичных умножителей, вторые входы которых соединены с выходами соответстгующих разрядов регистра 45 множимого, выхода одноразрядных четверичных умножителей, кроме п-ro и (п-1)-го, соединены с входами первого слагаемого соответствующих

50 двухразрядных четверичных сумматоров, выходы старшего разряда которых и выходы старшего разряда (n-1)го и n-ro одноразрядных четверичных умножителей соединены соответственно с информационными входами регистров переносон, тактовые входы которых соединены с входом сдвига регистра сдвига и с тактовым входом устройства, г.ыходы регистров переноса с и-го IIn тре ий соединены соотнетстненно с входа»п нторс го сллглемого;чнухрлзрядньгх четнерпчных су,:;; торов с (п-2) -ro по первый, зхол»ладшего разряд» регистра сдвиrл сое.;:пгеп с,,ходом суммы первого одноразрядного четвс ричного сумматора, вход первого сллгBeìîãо которс1гг .срез г1срг ьЯ одноразрядный четне ргпг ный регис тр суммы соединен с ньгходом суммы второго одггора зрядногo че гнеричного сум»лтора, выход младших разрядов регистра сдвига является ныходом старшей части произведения устройства, о т л и ч а ющ е е с я тем, что, с целью повышения быстродействия, оно содержит одноразрядные четверичные су»маторы с трстьего по (n+2) и одноразрядные четнерпчные регистры суммы с второго па (n+2)-й, причем выходы переноса предыдущего одноразрядного четнеричного су»матора соединены с г хода»и пер IIocn IlocJIeдукнцего однорлзрядггого четверичного сумматора, выходы суммы одноразрядных четверпчных сумматоров с (n+2)-ro по третий соединены соответственно с ин!

>ор»лцпонными входами одноразрядньгх чг.тнеричных регистров суммы с (и+1)— го по второй, выходы которьгх соедиIIeIII..I с входами перног о слагаемого с; ответствующих однорлзрядньгх четнеричгпгх сумматоров, нхсды второго слагаемого которых соединены соотвстственно с ньгходлми младшего раэряда двухрлзрядных четнеричных сумматоров с (n- )-го по перв»й и с ньгходлми нторого и первого одноразрядных четверичных регистров переноса, выходы младшего разряда (п-1)— го и и-гс одноразрядных чернеричных у»ножптелей соединены соответственно с нходо» перного слагаемого (п+2)го одноразрядного четнеричного сумматора и с информационным входом (и+2)-го одноразрядного регистра суммы, ныход которого соединен с нходом второго слагаемого (и+2)-го одноразрядного четверпчного сумматора, тактовые входы одноразрядных четверичньгх регистров сум»ы соединены с тактовым нходом устройства, вьгход »ладшей части произведения которогоо соединен с ныхоламп сгдпорлзрядных четнернчных региетрон суммы с первого по (n+1) — и.

l 252773

Выходы

Соответствует

Входы

2 !!4 !5 6 7 операции

О О О 1 1 О 1 О О О О О О (+2) ° (+3)+(2) +2 0

О ! 1 О 1 1 О 0 l 1 О (+2) ° (-2)+(-1) -2+1

1 l 0 ! О О О О О I О 0 I (-2) ° (-2)+(+1) +1, +1

О ! О 1 О 1 О О I 0 О (+3) (+3)+(+2)-+2,+3

1 О О 1 ! О О О О 1 О (-2) ° (+2)-(2) -2,0 и т.д °

Составитель A,Клюев

Редактор B.×åòðäø Техред В.Кадар

Корректор А.Тяско

Заказ 4621/49 Тираж 671

В!!!!}ПП! Гос.;царственного комитета СССР по делам изобретений и открытий

}13035, }!осква, Ж-35, Гаушская наб., д. 4/5

Г!однисное!

1роизвоцственно-полиграфическое предприятие, r. Ужгород, ул. Проектная, 4