Микропрограммное устройство управления модуля распределенной параллельной вычислительной системы

 

Изобретение относится к области цифровой вычислительной техники и может быть использовано при построении микропрограммных устройств управления распределенных вычислительных систем, проектируемых на одиотиповых БИС и реализующих параллельные алгоритмы обработки информации . Целью изобретения является повышение производительности устройства. Микропрограммное устройство управления модуля распределенной параллельной вычислительной системы содержит блок памяти микропрограмм , блок формирования адреса микрокоманд, блок коммутации, i регистр микрокоманд, регистр начала микропрограммы, регистр конца микропрограммы , триггер управления, триггер конца микропрограммы, трнггер начала микропрограммы, генератор тактовых импульсов, первый, второй , третий и чeтвeptый элементы ИЛИ, блок элементов ИЛИ, элемент ИЛИ-НЕ, первый, второй, третий, четвертый и пятый элементы И, первый и второй блоки элементов И, элемент задержки, первый, второй, третий и четвертый одновибраторы, регнстр логических условий, счетчик логических условий, шестой элемент И, шифратор признаков параллельных микропрограмм. Введение регистра логических условий, счетчика логических условий, шестого элемента И и шифратора признаков параллельных микропрограмм обеспечивает достижение цели. I з.п. ф-лы, 8 ил. г (Л

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (19)SU(II) (511 4 G 06 F 9 22

OllHCAHHE ИЗОБРЕТЕНИЯ

Н АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3854098/24-24 (22) 08.02.85 (46) 23.08.86. Бюл, N 31 (72) В. П. Улитенко, Г. Н. Тимонькин, В. С. Харченко, С. Б, Никольский, С. Н. Ткаченко, Б. О. Сперанский и В. И, Колесников (53) 681 ° 32(088,8) (56) Авторское свидетельство СССР

Ф 959080, кл, С 06 F 9/22, 1982, Авторское свидетельство СССР

119 1168936, кл. G 06 F 9/22 ° 1983. (54) МИКРОПРОГРАММНОЕ УСТРОЙСТВО

УПРАВЛЕНИЯ МОДУЛЯ РАСПРЕДЕЛЕННОЙ

ПАРАЛЛЕЛЬНОЙ ВЫЧИСЛИТЕЛЬНОЙ СИСТЕМЫ (57) Изобретение относится к области цифровой вычислительной техники и может быть использовано при построении микропрограммных устройств управления распределенных вычислительных систем, проектируемых на одиотиповых БИС и реализующих параллельные алгоритмы обработки информации. Целью изобретения является повышение производительности устройства. Микропрограммное устрой-. ство управления модуля распределенной параллельной вычислительной системы содержит блок памяти микропрограмм, блок формирования адреса микрокоманд, блок коммутации, регистр микрокоманд, регистр начала микропрограммы, регистр конца микропрограммы, триггер управления, триггер конца микропрограммы, триггер начала микропрограммы, генератор тактовых импульсов, первый, второй, третий и четвертый элементы

ИЛИ, блок элементов ИЛИ, элемент

ИЛИ-НЕ, первый, второй, третий, четвертый и пятый элементы И, первый и второй блоки элементов И, элемент задержки, первый, второй, третий и четвертый одновибраторы, регистр логических условий, счетчик логических условий, шестой элемент И, шифратор признаков параллельных микропрограмм. Введение регистра логических условий, счетчика логических условий, шестого элемента И и шифратора признаков параллельных микропрограмм обеспечивает достижение цели. 1 э.п. ф-лы, 8 ил.! 2527

Изобретение относится х цифровой вы IHcJ1HTpTtbH(>A технике и может быть использовано при лостроенин микропрограммных устройств управления распределенных вычислительных систем, проектируемых на однотипных БИС и реализующих параллельные алгоритмы обработки информации, Цель изобретения — повышение !

0 производительности устройства.

Иа фиг. I приведена функциональная схема предлагаемого устройства на фиг, 2 — схема блока формированйя адреса, на фиг. 3 — схема блока коммутации; на фнг. 4 — форматы микрокоманд !

5 предлагаемого устройства; на фиг. 5— пример работы распределенной вычислительной сети; на фиг, 6 — временная диаграмма ус.тройства в режиме ведущего; на фиг, 7 и 8 — фрагменты

20 микропрограммы, реализуемой одним из модулей системы, работающим в режиме ведущего.

Устройство (фиг. 1) содержит

25 блок 1 памяти микропрограмм, блок 2 формирования адреса микрокоманд, блок 3 коммутации, блок 4 управления распараллеливанием, генератор 5 тактовых импульсов, регистр 6 микрокоманд с полями: 6,1 — адреса следующей микрокоманды, 6.2 — микроопераций, 6,3 — метки M передачи управления, 6.4 — метки M начала параллельных участков микропрограммы, 6.5 — метки M конца параллель- 35 ных участков микропрограмм, 6.6 метки М записи логических условий, регистр 7 логических условий, регистр 8 конца микропрограмм (МП)> регистр 9 начала ИЛ> триггер 10 уп- 40 равления, триггер 11 конца MII, триггер l2 H MII> счетчик 13 логических условий, элемент ИЛИ-НЕ 14, второй 15, первый 16, третий 17, четвертый 18, первый 19 и второй 20 45 элементы И, первый блок элементов

И 21, шестой 22, пятый 23, четвертый

24 и третий 25 элементы И, блок элементов K!II 26> второй блок элементов И 27, первый 28> второй 29, тре- 50 тий 30 и четвертый 31 одновибраторы, элемент 32 задержки, вход 33 логических условий устройства, вход 34 кода операции устройства, вход 35 пуска устройства> первый — (N-1)-й входы 55

36,1-36,N-I начальных адресов микропрограмм устройства соответственно, выход 37 микроопераций устройства, 75 2 первый-(N- I ) -й выходы 38 ° 1-38.N- I начальных адресов микропрограмм устройства соответственно, первый

{N-I)-й входы 39.1-39,N-1 меток конца параллельных участков соответственно, первый — (N-1)-й входы 40,140,N-I меток начала параллельных участков соответственно, первый (N-1)-й выходы 41,1-41,N-I меток конца параллельных участков соответственно, выход 42 первого элемента

И 19, выход 43 второго одновибратора

29, выход 44 исполнительного адреса микрокоманды блока 2, выход 45 регистра 7 логических условий, выход 46 счетчика 13 логических условий, выход 47 блока 4 управления распараллелив.гнием> первый — (N-l)-управляющие выходы 48,1-48.N-I блока 3 коммутации, выход 49 блока элементов

ИЧИ 26> первый 50,1 и второй 50.2 выходы генератора 5 тактовых импуль<ов> выход 51 блока формирования адреса микрокоманд, Блок 2 формирования адреса микрокоманд (фиг. 2) содержит мультиплексор 52 с входом 53, регистр 54 адреса микрокоманд, элемент ИЛИ 55> блок элементов ИЛИ 56, блок элементов

И 57.

Блок 3 коммутации (фиг, 3) содержит дешифратор 58, первый 59,1(N-1) -й 59. N-1 коммутаторы, первый

60.1-(N-I)-й 60.N-I элементы ИЛИ, оцновибратор Ь), IIa фиг. 4 показаны форматы микрокоманд, где:

А — поле адреса очередной микс> рокоманды регистра микрокоманд;

M0 — поле микроопераций регистра микрокоманд;

А „„„ - поле начального адреса микропрограммы регистра микрокоманд при передаче управления на другой модуль системы;

A — поле начального адреса панпч раллельного участка микропрограммы регистра микрокоманд, передаваемого на i-й модуль системы.

Лри работе распределенной. вычислительной систеж>> состоящей из пяти модулей (фиг. 5) функционирование начинается с реализации последовательных участков микропрограммы модулем который выдает начальные адреса.< 12S277 ) параллельн<4х участков микро«ро<рамм<4 р модуля M4-M . После этого модули М<- д

M одновременно реализуют параллель- л ные участки микропрограмм, причем уч модуль М< является ведущим, а моду- 5 по ли М -М z — Ведомыми. По окончании выполнения всеми модулями параллель- по ных участков модуль М, продолжает ду выполнение последовательного участка микропрограммы и после его оконча- <О ния передает управление модулю М, че который инициирует параллельную работу модулей М,-M В этом случае ми ведущим модулем системы являетси Мо ле

Ьуль М, а ведомыми — модули 1, и <5 (ф

М и т.д. до завершения последоваоп тельного участка модулем М . ло

Согласно временной диаграмме рапа боты устройства в режиме ведущего b ! (фиг. 6) наличие адреса параллельных участков микропрограмм ведущий модуль передает второму и третьему ведомым модулям. Окончание параллельных участков микропрограмм модулями системы происходит асинхронно друг относительно друга, В рассматриваемом случае первым заканчивает выполнение параллельного участка ведущий модуль М,, потом ведомые моа

< ули Mz и Мэ.

На фрагменте микропрограммы, реализуемой одним иэ модулей системы, работающим в режиме ведущего (фиг. 7), Х <, Х2, Х,, X> — операторы проверки логических условий; 4,, Л, 35

Д Э

Ь, d 4, Ь, 4 „, 4,> — последовательные участки микропрограмм<; Ь

Ь, 4, Ьэ, Ь„, Ь,< — параллель<<ь<е участки микропрограммы. Если Х, =1 и Х =1, то участки Л„и d, выпол- 40 няются одновременно (параллельно) с параллельными участками ведомыми модулями системы.

Если Х< 0 и Х О, то участки d „ и d, реализуются в виде последова- 45 тельных участков соответственно после участка ь, и Ь, ведущим модулем системы.

В конце выполнения последователь" ных участков d, н Ь формируются ад- 50 реса микрокоманд ветвления Х, и

Ф

Хд соответственно, о которым осуществляется проверка логического условия выполнения параллельных участков Ь„ и b соответственно. Ес- 55 ли паралЛельные участки Ь„ и Ь, были выполнены ведомыми модуля<<:< системы, Ф Ф то соответственно К, и Х будут анны единице и участки Л „и Л,„в альнейшем не будут «ь!подняться. FcФ % и Х, и X q будут равны нулю, то астки Ь „ и 4,.< реализуются в виде следовательных ведущим модулем

Участки 44, db, d „ 4„ н Ь< вылняются пар пельно ведомыми молями системь<, причем участки b « н выполняются ведомыми модулями стемы только при определенном знании логических условий.

На другом возможном фрагменте кропрограммы, реализуемой модум, работающим в режиме ведущего иг. 8), Х<, Х2, ХЭ, Х,, Хд ераторы проверки логических усв<<й< Ь,<, ЬЭуdзр 48, 4, 4<4 раллелы<ь<е участки микропрограммы, d4, d6 < Лч < Ля ° Ь!о ° hi< ° 4<2 следовательные участки микропрогммы, Участки b,è d, выполняются модум, работающим в режиме ведущего, участки d d b и Ь

Участок Л выполняется ведущим молем, если Х, =Х =О. Если Х < 1, то асток Л выполняется одним из вемых модулей. Последняя микрокоманд участка Ь4, реализуемого ведущим модулем, формирует адрес микрокоман% ды ветвления Х,, по которой осущестнляется проверка выполнения участка Л ведомым модулем. Если участок

b . выполнился (Х, =1), то ведущий модуль переходит к выполнению последовательного участка 46 ° Аналогично микрокоманда Х осуществляет провер 2 ку выполнения участка Л «. Если участок Ьв выполннлся "ведомым" модулем, % то Х2= и ведущий модуль осуществля- ет реализацию участка Ь .

В противном случае X =О и ведущий

1 модуль реализует участок Л4.

Блок управления распараллеливанием выполнен в виде шифратора признаков параллельных микропрограмм и предназначен для формирования и выдачи управляющих сигналов с выхода 47 на управляющий вход блока 3 коммутации в момент передачи начальных адресов параллельных участков микропрограммы ведомым модулям системы. Шифратор 0 признаков осуществляет маскирование ведомых модулей системы при инициализации параллельных участков микропрограм<ы в соответствии с динамикой вычислительного процесса; Выход 47

S 12527

«:ифратора 4 имеет (N-1) разряд, где

N — количество модулей системы. Единичные сигналы присутствуют только на трех разрядах выхода 47 шифратора

4, которые соответствуют подключению определенных ведомых модулей систе«ы в соответствии с текущим адресом микрокоманды (вход 44 шифратора 4), значениями логических условий (вход

4 шифратора 4) и количеством логи- 10 ческих,условий (вход 46 шифратора 4).

B табл. 1 приведена таблица истинности шифратора 4 в соответствии с фрагментом микропрограммы, представленной на фиг. 7 и реализуемой одним модулем системы. Предполагается, что система состоит из шести модулей.

Объем памяти микропрограмм одного модуля системы равен шестнадцати микрокомандам (разрядность входа 44 70 блока 4 равна четырем). Если операторы Х« и Х7 равны нулю (на входе 45 шифратора 4 код 000), то в системе реализуются о, «овремеино участки .Л, 4, d > и Аz соответственно модулями М, — M4. Модуль M является ведущим, модули M z — М4 ведомыми.

В этом случае происходит маскирование ведомых модулей M > и М (на выходе 47 шифратора 4 код 11100).

В табл. 2 представлена таблица истинности шифратора 4 в соответствии с фрагментом микропрограмма, показанной на фиг. 8. В данном случае предполагается, что система состоит иэ шести модулей. Параллельнь«е участки 4 и d«> реализуются ведущим модулем М,. Параллельные участки и, выполняются соответственно ведомыми модулями Мз и М .

Участки d, и Ав выполняются в зависимости от динамики вычислительного процесса либо ведущим модулем М «> либо ведомым модулем М .

Таким образом шифратор 4 признаков 45 параллельных микропрограмм представляет собой комбинационную схему> которая может быть синтезирована для алгоритма, приведенного на фиг ° 7 (8) в соответствии с табл ° истинности 1 50 (2).

Шифратор 4 может быть легко реализован на программируемой логической матрице (П IM), В этом случае табл, 1 и 2 фактически представляют собой ко-55 дировочные карты для ПЛМ. Левая часть таблиц (входы) однозначно описывает конъюнктивную матрицу ПЛМ, а правая где К

К вЂ” если в соответствующем

« разряде поля 6. 1 регистра 6 фиг. (1) записана "1";

К вЂ” если в соответствующем

1 разряде поля 6.1 регистра 6 записан "0";

75 4 часть (выходы) — дизъю««ктивную матрицу, Тогда, например, табл. 2 реализуется следующими логическими функциями:

y<«=f 7+f 1 у7 >> >4> у«=, +Г, > где «", — термы ПГИ, причем

Х Х Х7Х Х Х,Х«Х7Х«, Х, — входные сигналы, Блок 2 (фиг ° 2) формирования адреса микрокоманд предназначен для формирования исполнительного адреса очередной микрокоманды и адреса микрокоманды при передаче управления на данное МПУУ. На вход 34 блока поступает код операции, который задает начальный адрес последовательного участка МП. Код операции, пройдя через блок элементов ИЛИ 56, поступает на вход регистра 54 адреса микрокоманд и записывается в него с приходом на вход 50.1 блока 2 синхроимпульса

Г« ° Адрес очередной микрокоманды и код логических условий поступают на вход блока элементов И 57, код логических условий с выхода блока элементов И 57 поступает на вход 53 мультиплексора 52, на другой вход которого с входа 33 блока 2 поступают значения логических условий. Мультиплексор 52 предназначен для выбора одного из значений логических условий, поступающих на вход 33.

Блок элементов ИЛИ 56 формирует исполнительный адрес микрокоманды, а регистр 54 служит для его записи. Выбор значения логического условия происходит в зависимости от кода логического условия, поступающего на другой вход мультиплексора 52. Мультиплексор 52 реализует следующую логическую функцию

«. и

Ч = V Х; 9;, I-"> где Х; — значение 1 го логического условия на входе 33 блока 2;

>>« A,=Л K), = \

1252775

m — - разрядность кода логических условий, поступающего на вход мультиплексора 52; п — разрядность значений логических условий, поступающих на вход 33 блока 2 (фиг ° 3).

Предлагаемое устройство функционирует в двух основных режимах: реализации последовательных участков микропрограмм и реализации параллельных участков микропрограмм.

Режим реализации последовательных участков микропрограмм.

В исходном состоянии счет .ик, триггеры и регистры устройства находятся в нулевом состоянии. В блоке 1 памяти МП записаны микрокоманды последовательных и параллельных участков МП. Работа устройства начи20 нается с подачей сигнала пуска на вход 35 устройства и с приходом кода операции на вход 34 устройства. Сигнал пуска через элемент ИЛИ 15 и ступает на единичный вход триггера

10 управления и устанавливает его в единичное состояние. Единичный сигнал с единичного выхода триггера 10 управления поступает на вход генератора 5 синхроимпульсов, который наФ 30 чинает формировать две последовательности синхроимпульсов Г, и Г, сдвинутых одна относительно другой ° Код операции, поступающий на вход 34 устройства и задающий начальный адрес последовательного участка МП, поступает на вход 34 блока 2 формирования адреса микрокоманд и с приходом синхроимпульса < на управляющем входе блока 2 формирует исполнительный адрес микрокоманды, который 40 с выхода блока 2 поступает на вход блока 1 памяти. Микрокоманда иэ блока 1 памяти записывается в регистр

6 микрокоманд с приходом на вход регистра 6 синхроимпульса с В результате записи в регистр 6 микрокоманды с поля 6 ° 1 поступает на вход блока 2 адрес А,„ следующей микрокоманды и КЛУ вЂ” код логических условий.

Сформированный исполнительный адрес очередной микрокоманды с приходом на вход блока 2 синхроимпульса с, с его выхода поступает на вход блока 1 памяти. С поля 6.2 регистра 6 сигналы микроопераций поступают на вход блока элементов И 21, на другой вход которого поступает единичный сигнал

l разрешающий прохождение сигналов микроопераций через блок элементов

И 21. В результате на выход 37 устройства поступают сигналы микроопераций. Единичный сигнал на вход блока элементов И 21 поступает с выхода элемента ИЛИ-НЕ 14, так как на входах элемента ИЛИ .".. 14 присутствуют нулевые сигналы (поля 6.3 и 6.4 меток

М, и ". г соответственно регистра 6 равны нулю).

Сигналы микроопераций с поля 6.2 регистра 6 не проходят через блок 3 коммутации на один из выходов 38,138.N-I устройства, так как на управляющий вход (фиг. 3) дешифратора 58 с выхода одновибратора 61 поступает нулевой сигнал, запрещающий работу дешифратора 58 адреса, В результате на выходе дешифратора 58 отсутствуют управляющие сигналы, управляющие прохождением сигналов с поля 6.2 регистра 6, через группу коммутаторов

59.1-59 ° N-I блока 3 коммутации, на входы 38.1-38.N-I устройства, Вторая микрокоманда считывается из блока I памяти и записывается в регистр 6 по синхроимпульсу Г . В г дальнейшем работа устройства аналогична предыдущим тактам работы устройства. Формат микрокоманд в данном режиме представлен форматом А (фиг. 4). При записи в регистр 6 микрокоманды формата E (фиг. 4), которая предшествует микрокоманде ветвления, с поля 6.6 регистра 6 на второй вход элемента И 22 поступает единичный сигнал (метка M ). По такто4 вому импульсу, с выхода 50. I генератора 5, который поступает на первый вход элемента И 22, на выходе последнего формируется единичный управляющий сигнал, поступающий на счетный вход счетчика 13 и вход синхронизации регистра 7. С выхода 51 блока 2 формирования адреса на информационный вход регистра 7 поступает значение логического условия ("0

I I t l или 1 ), которое записывается в регистр 7 по синхроимпульсу,, сформированному на выходе элемента И 22.

Кроме этого, содержимое счетчика 13 увеличивается на "1". Таким образом

Э в регистр записываются значения логических условий (0 или 1 ) при фориировании исполнительных адресов микрокоманд ветвления, а в счетчик 13— код количества микрокоманд ветвления, 1252715

10 п .,иш гтьукщ гх параллельным участкам мнкр 1ир грамм.

Pd(гмотрим функционирование устройстна при передаче управления на дру гой модул ь распределенной параллельной вычислительной систем l, IIoc ле реализации всех микропрограмм, хранящихся н блоке 1 памяти МП, в регистр 6 записывается микрокоманда ф рмата В„ н которой метка М 1 (поле 1Q

6.3 регистра 6) равна единице (фиг. 4). С поля 6.3 регистра 6 единичный сигнал, пройдя через элемент

ИЛИ-НЕ 14, запрещает прохождение информации через блок элементов И 2l,tg

Кроме того, единичный сигнал (метка

М,), поступая на вход блока 2, запрещает прохождение кода начального адреса микропрограммы А„ „ с поля 6,1 регистра 6 для формирования очередного адреса микрокоманды данного устройства. Код А„ „ поступает на вход блока 3 коммутации и, в зависимости от кода номера модуля N поступающего с поля 6.2 регистра 6 на вход zs дешифратора 58 (фиг. 3), проходит на один из выходов 38.1-38.14-1.

Единичный сигнал с поля 6.3 (метка M передачи управления) регистра 6, пройдя через элемент И 19 (на О инверсный вход элемента И 19 поступает нуленой сигнал с поля 6.4 регистра 6), поступает на вход одновибратора 61. С выхода последнего на управ ляющий вход дешифратора 58 поступает единичный сигнал, в результате чего при поступлении кода

N Mîäóëÿ с выхода 6.2 регистра 6

Ма на вход дешнфратора 58 на его выходе формируется управляющий сигнал, ко- . торый поступает на вход одного из коммутаторов 59.1 — 59.N-1, разрешая прохождение кода N „, модуля с поля

6.2 регистра 6 через коммутатор 59.i на выход 38.i устройства, где

1, N-i.

С выходов 38.1-38,N-I устройства передается начальный адрес последовательного участка микропрограммы, который будет выполняться очередным модулем распределенной вычислительной системы.

Единичный сигнал (метка М,), прошедший через элемент ИЛИ 16 и 55

i-формированный одновибратором 28, п.ступаеI на нулевой вход триггера

10 упран«ен«я, когорый угтананливаf тс-я B нул ное состояние и тем cd— м м выключает генера гор 5 синхроимпульсов. Данное устройство выключа; тгл, и управление передается на другое микропрограммное устройство управления.

Рассмотрим работу устройства при приеме управпения ° Код адреса A»„ поступает на один из входов 36,1—

36.N-1 начальных адресов микропрограмм устройства в зависимости от того, от какого устройства системы проигходит передача управления, Код адреса А„ „, пройдя через блок элементов ИЛИ 26, поступает на вход элемента ИЛИ 17, который формирует сигнал пуска данного устройства.

Сигнал пуска, пройдя через элемент

ИЛИ 15, поступает на единичный вход триггера 10 управления и переводит его в единичное состояние. Единичный сигнал с единичного выхода триггера

10 поступает на вход генератора 5 и включает его. Генератор 5 начинает формировать две последовательности синхроимпульсов, и, которые поступают на входы блока 2 и регистра 6 соответственно. С приходом на вход блока 2 синхроимпульса ь, код адреса А„ „, поступает на выход блоков. Считанная из блока 1 памяти МП по данному адресу микрокоманда записывается в регистр 6 по синхроимпульр су, . В дальнейшем работа устройства ничем не отличается от работы устройства на рассмотренных этапах функционирования.

Выключение устройства происходит сигналом микрооперации конца работы, поступающим с выхода блока элементов

И 21. Сигнал конца работы, прошедший через элемент ИЛИ 16 и сформированный одновибратором 28, переводит триггер 10 управления в нулевое состояние. В результате генератор 5 синхроимпульсов выключается.

Таким образом, в данном режиме функционирования устройства можно выделить следующие этапы работ: выполнение последовательных участков микропрограмм (формат микрокоманд

А, метки М, — М4 равны нулю, формат микрокоманд F., метка М4 равна единице); передача управления другому модулю распределенной вычислительной гистемьi (формат микрокоманд В, метка

Mi ранна едииипе);

)252775

О

О

Таким образом, ведущий модуль системы выдает начальные адреса параллельных участков и сигналы-начала параллельных участков микро55 прием управления и выполнение последовательного участка МП.

Режим реализации параллельных участков микропрограммы.

Рассмотрим работу в данном режиме если устройство является ведущим. В регистр 6 (фиг. 1) записывается микрокоманда формата С (фиг. 4). Единичный сигнал (метка M ) с поля

6,4 регистра 6, пройдя через элемент

ИЛИ-НЕ 14 и поступая на блок элементов И 21, запрещает прохождение информации с поля 6.2 регистров 6 на выход 37 устройства, Коды адресов

I N-<

А „, -А„с поля 6.2 регистра 6 поступают на соответствующие входы блока 3 коммутации.

Единичный сигнал с поля 6,4 регистра 6 постугает на единичный вход триггера 11 и переводит его в единич- 2 ное состояние. Кроме того, этот же сигнал, пройдя через элемент И 20 и поступая на вход одновибратора 29, формируется и проходит на входы синхронизации регистра 8, а также на управляющий вход 43 блока 3 коммутации (фиг. 3). С входа 43 управляющий сигнал поступает на входы коммутаторов 59.1-59.N-I. С входа

6.2 на входы коммутаторов 59 ° )- ЗО

59.N-) лостулают соответственно начальные адреса микропрограмм

1 N-I

A»> A»N которые будут выполняться параллельно несколькими модулями системы. С входа 47 на входы

35 коммутаторов 59.1-59.N-I поступают единичные сигналы только на коммутаторы, через которые выдаются началь-! ные адреса параллельных участков микропрограммы, поступающие на сост- 40 ветствующие выходы 38.1-38 ° N-I устройства. Одновременно с выдачей на другой модуль системы начального

I адреса А ц ц на выход 38.i устройства с выхода коммутатора 59.i поступает сигнал начала параллельного участка микропрограммы. Данный сигнал формируется с выхода элемента

ИЛИ 60.i, который поступает на вход коммутатора 59.i и переходит через

50 него при поступлении единичных сигналов с входа 43 и соответствующего разряда входа 47 блока 3 коммутации. программ ведомым модулям при записи в регистр 6 микрокоманды формата С.

При этом на входы шифратора 4 признаков параллельных микропрограмм поступает адрес исполняемой микрокоманды с выхода 44 блока 2, код значений логичес ™х условий с выхода 45 регистра 7 и код количества логических условий микрокоманд ветвления с выхода 46 счетчика 13 выполняеи4х по ходу алгоритма. С выхода 47 блока на вход блока 3 коммутации по.ступает информация о тех модуляк системы, микропрограммные устройства управления которых будут реализовывать параллельные участки микропрограмм. Одновременно с выдачей начальных адресов параллельных участков на выходы 38.1-38.N-I устройства с соответствующих выходов 48.1-48.N-) блока 3 коммутации на информационные входы триггеров регистра 8 ведущего модуля поступают единичные сигналы которые запишутся в регистр 8 с приходом на его входы синхронизации триггеров единичного сигнала с выхода 43 одновибратора 29 °

В последующем выполнение параллель ного участка ведущим модулем системы ничем не отличается от работы устройства в режиме выполнения последовательного участка МП. В момент окончания параллельного участка ведущим модулем в регистр 6 записывается микрокоманда формата D (фиг. 4). Единичный сигнал с поля 6.5 регистра 6, пройдя через элемент ИЛИ 16 и одновибратор 28, поступает на нулевой вход триггера 10 и переводит его в нулевое состояние. Нулевой сигнал с единичного выхода триггера 10 выключает генератор 5 синхроимпульсов.

Единичный сигнал (метка М5) с поля 6.5 регистра 6, поступая на нулевой вход триггера 12, подтверждает его исходное (нулевое) состояние, а также поступает на вход элемента

И 25. По мере окончания параллельных участков МП ведомыми модулями распределенной вычислительной системы на входы 36.1-36.N-) устройства ведущего модуля поступают сигналы окончания параллельных участков МП, которые с входов 39.!-39,N-I поступают на нулевые входы первого— (М-1)-ro триггеров регистра 8 соответственно ° Триггеры регистра 8 переводятся в нулевое состояние. В ре125?775

l3

40

По окончании параллельного участка МП в регистре 6 будет записана микрокоманда формата О. В данном 55 случае поле 6.1 регистра 6 А«микрокоманды формата D будет обнулсн.

Гдиничный сигнал (метка М>), пройзультате с выходов регистра 8 на Bx() ды элемента И 25 поступают единичные сигналы. После окончания всех параллельных участков MII на выходе элемента И 25 формируется единичный сигнал, который, пройдя через элемент

И 24, одновибратор 31, устанавливает счетчик 13 и регистр 7 н исходное (нулевое) состояние °

Единичный сигнал с выхода тригге- !О ра 10 включает генератор 5 синхроимпульсов. С выхода поля 6.1 регистра

6 адрес очередной микрокоманды A поступает на вход блока 2 (микрокоманда формата D). С приходом на вход !5 блока 2 синхроимпульса,, исполнительный адрес очередной микрокомаиды с выхода блока 2 поступает на вход блока 1 памяти. Таким образом, устройство переходит в режим реализа- 20 ции последовательного участка.

Рассмотрим работу устройства в режиме ведомого. В исходном состоянии все триггеры, счетчик и регистры находятся в нулевом состоянии. Адрес 25 параллельного участка А„ „ поступает на вход 36.i начального адреса устройства. Этот код, пройдя через блок элементов ИЛИ 26, поступает на вход элемента ИЛИ 17, Единичный сиг- !(! нал с выхода элемента ИЛИ 17, пройдя через элемент ИЛИ 15 устанавливает триггер 10 управления н единичное состояние. Генератор 5 синхроимпульсон начинает формировать последовательности тактовых импульсов ., и . С приходом на вход блока 2 синхроимпульса на его выходе будет сформиронан исполнительный (начальный) адрес параллельного участка MII, В последующем работа устройства не отличается от режима реализации последовательного участка

МП. Одновременно приходом А „ на на вход 36, i начального адреса уст- 4 ройства на вход 40,i поступает сигнал начала параллельного участка

МП, который, пройдя через элемент

ИЛИ 18, переводит триггер 12 н единичное состояние. Этот же сигнал поступает на единичный вход одного из триггеров регистра 9 начала МП. ця через элемент ИЛИ 16 и одновибратор 28, поступает на нулевой вход триггера IO и выключает генератор 5 синхроимпульсов. Кроме того, этот же сигнал, поступая на нулевой вход триггера 12, переводит его в нулевое состояние. Единичный сигнал с нулевого ныхода триггера 12, пройдя через элемент И 23 и одновибратор 30, поступает на входы блока элементов

И 27 ° Сигнал конца параллельного участка MII формируется на выходе того элемента И блока элементов И 27, вход которого подключен к триггеру регистра 9, находящемуся в единичном состоянии. Сигнал конца параллельного участка МП с выхода блока элементов И 27 поступает на выход

38.i устройства, сигнализируя недующему модулю системы об окончании параллельного участка 1.-м ведомым модулем, Кроме того, единичный сигнал с выхода одновибратора 30, пройдя элемент 32 задержки и поступая на нулевые входы триггеров регистра 9, обнуияет триггер, находящийся в единичном состоянии. После этого устройство готоно к приему управления для реализации других последовательных или параллельных участков, На этом работа устройства н режиме ведомого заканчивается.

После окончания программы работы системы (после реализации всех последовательных и параллельных участков микропрограмм) выключение устройства происходит микрооперацией "Конец работы", поступающей с выхода блока элементов И 21 Сигнал конца работы, прошедший через элемент

ИЛИ 16 и сформированный одновибратором 28, переводит триггер 10 управления в нулевое состояние. Генератор

5 прекращает формирование тактовых импульсов (, и, и на этом функционирование предлагаемого устройстна завершается, Ф о р м у л а и з о б р е т е н и я

I. Микропрограммное устройство управления модуля распределенной параллельной вычислительной системы, содержащее блок памяти микропрограмм, блок формирования адреса микрокоманд, блок коммутации, егнстр микрокоманд, регистры начала и конца микропрограммы, триггеры управления, 1252775 блока формирования адреса, первым входом элемента ИЛИ-НЕ, первым входом первого элемента И, инверсным входом второго элемента И и первым входом первого элемента ИЛИ, выход которого соединен с входом первого одновибратора, выход которого соединен с входом установки в "0 триг:ера управления, выход поля признака начала параллельных участков микропрограмм регистра микрокоманд соединен с вторым входом элемента ИЛИ-НЕ, инверсным входом первого элемента 4р

И, прямым входом второго элемента И и входом устанонки н 1" триггера конца микропрограмм, выход поля признака конца параллельных участков микропрограмм регистра микрокоманд соединен с вторым входом первого элемента ИЛИ, с входом установки и

"0" триггера начала микропрограммы, первым входом третьего элемента И, выход которогО соединен с первым 50 входом четвертого элемента И, выход элемента ИЛИ-HF. соединен с вторым входом первого блока элементов И, ныход которого соединен с выходом микроопераций устройства, вход пуска устройства соединен с первым входом второго элемента ИЛИ, выход которого соединен с входом установки

30 конца и начала микропрограммы, гене— ратор тактовых импульсов, с первого по четвертый элементы ИЛИ, блок элементов ИЛИ, элемент ИЛИ-ffE> с первого по пятый элементы И, первый 5 и второй блоки элементов И> элемент задержки, с первого по четвертый одновибраторы, причем входы логических условий и кода команды устройства соединены соответственно с первым и вторым информационными входами блока формирования адреса, выход которого соединен с адресным входом блока памяти микропрограмм, выход которого соединен с информационным 15 входом регистра микрокоманд, выходы поля адреса которого соединены с. первым информационным входом блока коммутации и третьим информационным входом блока формирования адреса, выход поля микроопераций регистра микрокоманд соединен с вторым информационным входом блока коммутации и с информационным входом первого блока элементов И, выход поля признака передачи управления регистра микрокоманд соединен с управляющим входом в 1 триггера управления, прямой выход которого соединен с входом запуска генератора тактовых импульсон, первый и нторой выходы которого соединены соответственно с входом синхронизации блока формирования адреса и входом синхронизации регистра микрокоманд, с перного по (N-!)-й входы начальных адресов мик1,опрограмм устройства соединены соответственно с первого по (N-1)-й входами блока элементов ИЛИ (где N — число модулей в распределенной системе), выход которого соединен с четвертым информационным входом блока формирования адреса и с входом третьего элемента ИЛИ, выход которого соединен с нторым входом нторого элемента ИЛИ, выход элемента задер кки соединен с входами установки в

0 регистра начала микропрограмм, выход которого соединен с первым входом нторого блока элементов И, выход первого элемента И соединен с первым управляющим входом блока коммутации, выход второго элемента

И соединен с входом второго одновибратора, выход которого соединен с вторым управляющим входом блока коммутации и с входом синхронизации регистра конца микропрограмм, с первого по (К-1)-й входы признаков начала параллельных участков микропрограмм устройства соединены соответственно с первого по (N-l)-й входами установки в "!" регистра начала микропрограмм и с первого по (N-l)-й входами четвертого элемента ИЛИ, ныход кот орого соединен с входом установки в "1" триггера начала микропрограммы, инверсный выход которого соединен с первым входом пятого элемента И, второй вход которого соединен с инверсным выходом триггера конца микропрограмгаа, выход пятого элемента И соединен с входом третьего одновибратора, выход которого соединен с входом элемента задержки и с вторым входом второго блока элементов И, с первого по (N-1)-й входы признаков конца параллельных участков микропрограмм устройства соединены с входами устанрвки в "0" с первого по (N-1)-й регистров конца микропрограмм! соответстненно, прямой выход триггера конца микропрограммы соединен с вторым входом четвертого элемента И, 1252775

18

Таблица 1

I т

Вход 46 Выход 47

Вход 44 Вход 45

Х Х Х8Х Х Х Х4

Х,Х,Х, 011

11111

010

0100

0100

000 010 11100 выход которого соединен с входом четвертого одновибратора, выход которого соединен с входом установки в "0 триггера конца микропрограммы и третьим входом второго элемента

ИЛИ, с первого по (N-1)-й выходы второго блока элементов И соединены с первого по (N-1)-й выходами признаков конца параллельных участков микропрограмм устройства соответствен- 1О но, с первого по (N-1)-й выходы первой группы блока коммутации соединены соответственно с первого по (N-1)-й информационными входами регистра конца микропрограмм, инверс- 15 ные выходы с первого по (N-1)-й которого соединены соответственно с второго по N-й входами третьего элемента И, с первого по (N-1)-й выходы второй группы блока коммутации сое- 10 динены соответственно с первого по (N-1)-й выходами начальных адресов микропрограмм ведомых модулей устройства, выход признака конца работы первого блока элементов И соединен 2S с третьим входом первого элемента

ИЛИ, о т л и ч а ю щ е е с я тем, что, с целью повышения производительности, оно дополнительно содержит шифратор признаков параллельных микропрограмм, регистр логических условий, счетчик логических условий, шестой элемент И, причем выход признака режима работы блока формироваHHH адреса соединен с информационным 35 входом регистра логических условий, выход поля записи логического условия регистра микрокоманд соединен с первым входом шестого элемента И, первый выход генератора тактовых

40 импульсов соединен с вторым входом шестого элемента И, выход которого соединен с входом синхронизации регистра логических условий и счетным входом счетчика логических условий, выход регистра логических условий соединен с первым информационным входом шифратора признаков параллельных микропрограмм, выход четвертого одновибратора соединен с входами установки в "0" регистра логических условий и счетчика логических условий, выход которого соединен с вторым информационным щсодом шифратора признаков параллельных микропрограмм, информационный выход блока формирования адреса соединен с третьим управляющим входом шифратора признаков параллельных микропрограмм, выход которого соединен с третьим управляющим входом блока коммутации.!

2. Устройство по и. l, о т л и ч а ю щ е е с я тем, что блок ком,мутации содержит шифратор адреса, с первого по (N-1)-й элементы ИЛИ, с первого по (N-1)-й элементы И, с первого по (N-1)-й элементы 2И-ИЛИ, одновибратор, причем первый вход блока соединен с первыми входами с первого по (N-1)-й элементов 2ИИЛИ, выходы которых соединены соответственно с первого по (N-1)-й выходами первой группы блока, второй вход блока соединен с вторыми входами с первого по (N-1)-й элементов

2И-ИЛИ, с информационным входом дешифратора адреса и с входами с первого по (N-1)-й элементов ИЛИ, выходы которых с первого по (N-1)-й соединены с выходами второй группы блока и с первыми входами с первого по (N-I)-й элементов И, выходы которых соединены с первого по (N-I)-й выходами первой группы блока, третий вход блока соединен с вторыми входами с первого по (N-1)-й элементов И и с четвертыми входами с первого по (N-1)-й элементов 2И-ИЛИ, четвертый вход блока соединен с входом одновибратора, выход которого соединен со стробирующим входом дешифратора, пятый вход блока соединен с третьими входами с первого по (N-1)-й элементов И и с.пятыми входами с первого по (N-1)-й элементов

2И-ИЛИ.

1252775

Выход 42

Вход 46

xÝХ2Х1

001

00!

0110

00101

000

000

O l l0

011

Ol 1

I l OO

Ol I

010

ll00

Вход 44 Вход 45

Х Х Х Х Х Х Х щ Ч В

Таблица 2

УУУУУ, 00100

OOOIO

00011

i"q2775

501

$02

39 б б.б

13

Ч3

За1

3б1

11 б

391

392 б5

31 (yuan 1

Составитель А. Афанасьев

Техред В.Кадар Корректор М. Самборская

Редактор В. Петрами

Заказ 4621/49 Тирам 671 Подписное

ВНИИПИ Государственного комитета СССР по делан изобретений и открытий

113035, Москва, Ж-35, Рауаская наб., д. 4/5

Производственно-полиграфическое предприятие, г, Уагород, ул. Проектная, 4