Устройство для вычисления квадратного корня

 

Изобретение может быть использовано в быстродействующих ЦВМ и при построении специализированных автономных процессоров высокой производительности . Устройство позволяет повысить быстродействие вычисления квадратного корня за счет выполнения над аргументами, представленными в . избыточной двоичной системе счисления . Применение знакоразрядных сумматоров дпя выполнения операции над аргументами обеспечивает повышение быстродействия. Устройство содержит первый и второй регистры аргументов, первый и второй регистры результата, сумматор перевода кодов, сумматор аргументов, сумматор результата, первый , второй, третий, четвертый и пятый , шестой, седьмой сдвигатели, шифратор итерационной переменной, дешифратор, счетчик, тактовый вход. 1 ил. 2 табл. (Л ел -t

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (19) (11) (дц 4 С 06 F 7/552

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н А BTOPCH0MV СВИДЕТЕЛЬСТВУ

Eg

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И OTHPblTWI (21) 3855176/24-24 (22) 12.02.85 (46) 30.08 .86. Бюл. М 32 (71) Кировский политехнический инсти- тут (72) С.И.Гаврилин (53) 681.325(088.8) (56) Авторское свидетельство СССР

Ф 686030, кл. G 06 F 7/50, 1978.

Авторское свидетельство СССР

Ф 1008736, кл. G 06 F 7/552, 1981. (54) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕЙИЯ КВАД

РАТНОГО КОРНЯ (57) Изобретение может быть использовано в быстродействушших ЦВМ и при построении специализированных автономных процессоров высокой производительности. Устройство позволяет повысить быстродействие вычисления квадратного корня за счет выполнения над аргументами, представленными в избыточной двоичной системе счисления. Применение знакоразрядных сумматоров дпя выполнения операции над аргументами обеспечивает повышение быстродействия. Устройство содержит первый и второй регистры аргументов, первый и второй регистры результата, сумматор перевода кодов, сумматор аргументов, сумматор результата, первый, второй, третий, четвертый и пятый, шестой, седьмой сдвигатели, шифратор итерационной переменной, дешифратор, счетчик, тактовый вход.

1 ил. 2 табл.

1254477

Разряды переменной х

) Г(„,),.

Выходные переменные с 1 Е!

Переменная номера итерации, у (х, — х -х) (г, О

О

О

О

О

Изобретение относится к вычислительной технике и может быть использовано в быстродействующих специализированных вычислителях.

Целью изобретения является повышение быстродействия за счет организации итерационного процесса над аргументами в избыточной системе счисления.

На чертеже представлена функцио".. нальная схема устройства.

Устройство содержит первый 1 и второй 2 регистры аргументов, первый

3 и второй 4 регистры результата, сумматор 5 перевода кодов, сумматор

6 аргументов, сумматор 7 результата, первый — седьмой сдвигатели 8-14, шифратор 15 итерационной переменной, дешифратор 16, счетчик 17, тактовый вход 18.

Устройство функционирует следующим образом. . В предлагаемом устройстве процесс вычисления квадратного корня основывается на следующих равенствах. Аргумент х е 11921 представляется в виде

x = f/П (1 + Е 2 j ) {1), где сб (0,1)9 Е с 1-1,0,1) р=1,k; — разрядность х.

Тогда значение функции представится

-Ь" = 1)й (1 + г, г " ),, <г>

Разделив выражение (2) на (1) и умножив обе части на х, получим

"!х = х ll (1 + EE 2 ), (3) Из (1) получаем также равенство х 11 (! + Е 2 + Е 2 ) =

1 (4)

5 На основании (3) и (4) процесс вычисления корня квадратного можно представить следующими рекуррентными выражениями:

-fp-с) 2 -2(р-с19)

10 х =2(х +Е 2 х +Е "2 хр11

p+i ° р р 7 рл )

- (P+9- 21 (5) у „ =у +Е 2 у (6) где р = 1k; Е б (1,01); се (0,1).

Начальные условия: х = x; у = х.

Л 9

Результат: у = Гс. х = 2

Р 9 12 . Переменные Е и с в (5) и (6) на

P каждой р-й итерации определяются по

° значениям старших разрядов хр таким образом, чтобы первый после запятой разряд х в результате выполнения (5) принимал нулевое значение. При этом при заданных начальных условиях переменная хр будет стремиться к

25 значению 2, а ур — к значению -Гх.

В табл.1 приведена зависимость значений Ер и с от значений старших разрядов переменной х .

В табл.1 приняты обозначения:

4.

Е, Š— двоичные переменные для управления направлением тока;

Ер=Е -Е

Е, Е E f0,13

35 0, 13 — переменная номера итерации, при р = f g =1) при р=2,k Ч2 =О; прочерками в табл. обозначены случаи, когда значение переменной не влияет на выходные сигналы.

Таблица 1

1254477

° Ью

Разряды переменной в

Г Г

Переменная номера итерации, у

-х) (х -х) (х -х) О 1

0

О

О

О

О

О

О

О

О

О

О

0

О

О

О

О

О

0

О

О

О

О

О

О

О щ фрами -1,0,1, любое k — разрядное число a, / « f c 2 в этой системе счисления представляется в виде

В предлагаемом устройстве на ках- 55 дом шаге итераций переменные х и у хранятся в избыточной двоичйой сйстеме счислений с основанием 2 и

Продолкение табл.1

Выходные переменные

f ю вам ююа м е с Е> Е

ЮМ ю» о

c=qx,x, — Ф х,х ;

Таблица 2 (8) (9) P х

Ер=х, х, vx х+х, х7чх х,х чх!х, х, хчххххvxх

vxххч

+ Ф +Х7Х VX ХгХ7Х °

Ур (10) 0

35

S 12544 х х=2: (х — х) ° 2 (7)

Р=О г где х е (0,13 — положительная цифра р-го разряда; у- 6(0, 1) — отрицательная цифра р-го разряда.

В предлагаемом устройстве первый

1 и второй 2 регистры аргумента, первый 3 и второй 4 регистры результата

10 предназначены для хранения соответ+ t ственно положительных х < и у> и отрицательных х и у разрядных циФр аргумента х и результата ур каждой итерации. Каждый регистр содержит

k + 1 двоичных триггеров (k триггеров для хранения дробной части переменной р = 1,k и один триггер для целой части переменной).

В табл.2 приведено соответствие между цифрами у, Х и у, X и значение разряда знакоразрядной переменной Y Х

Сумматор 5 перевода кодов предназначен для преобразования результата вычислений из избыточной системы счисления в двоичную, которое представляет собой сложение с распространением переноса положительной и отрицательной частей переменной у .

Знакоразрядные сумматоры 6 и ? предназначены для выполнения алгебраического сложения в соответствии с равенствами (5) и (6) над числами в избыточной системе сложения счис- . ления..

Сдвигатели 9 и 13 предназначены для параллельного сдвига содержимого регистров 1 и 2 на (р-с) разрядов

77 а вправо, сдвигатели 8 и 14 — для сдвига содержимого регистров 3 и 4 на (р-с+1) разрядов вправо, сдвигатели

10 и 12 — для параллельного сдвига содержимого регистров 1 и 2 на 2 (р-с+ 1) разрядов вправо. Сдвигатель 14 предназначен для сдвига на один разряд (при с = 1) влево унитарного параллельного кода номера итерации р поступающего с дешифратора 16, в результате чего на выходе блока 1 образуется унитарный параллельный код величины сдвига (р — с), который затем используется для управления другими сдвигателями. Шифратор 15 итерационной переменной предназначен для реализации логической функции, представленной табл.1, т.е. для определения по старшим разрядам х и номеру итеP

Ф рации р управляющих сигналов с, Е р, Е на каждом итерационном шаге. Шифра- тор 15 реализует следующие логичес-. кие функции: х х х„чихx x x x vox x x x

Шифратор итерационных переменных

15 выполнен на логических элементах

И и ИЛИ. Значения переменных х,, х, Х М7 X, X. Поступают на вхОд шифратора 15 с регистров 1,2, а переменная (p на второй вход с дешифратора 16.

Счетчик 17 предназначен для счета номера р итерации, т.е. количества тактовых импульсов посупивших по тактовому входу 18 устройства. Дешифратор 16 преобразует позиционный код р в унитарный.

Перед началом вычисления в регистры 1 и 3 заносятся в двоичной, неизбыточной системе счисления начальные усдовия х, = х, у, = X . .Далее производится выполнение k итераций в соответствии с уравнения (5) и (6).

На каждой итерации в устройстве выполняются следующие операции. В счетчике 17 тактов производится прибавление единицы по тактовому входу

18, в дешифраторе код номера итерации р дешифруется и поступает на входы четвертого сдвигателя 11, одно7 временно в шифраторе итерационной переменной 15 по старшим разрядам регистров 1 и 2 формируются значения переменных с, Е>, Е, которые поступают затем на вход признака величины сдвига четвертого сдвигателя tl u входы кода операции сумматоров 6,7, на выходе четвертого сдвигателя 11 формируется значение величины сдвига р-с, которое поступает на входы приз- 1р кака величины сдвига сдвигателей 8,9, 10, 12, 13,14, на выходах которых формируются соответствующие части системы уравнения (5) и (6).

1254

Формула и з о б р е т е ни я

Устройство для вычисления квадратного корня, содержащее счетчик, дешифратор, три сдвигателя, сумматор аргументов, сумматор результата, сумматор перевода кодов, пеРвые регис- 45 тры аргумента и результата, причем тактовый вход устройства соединен со счетным входом счетчика, выход которого соединен с входом дешифратора, выход значения квадратного корня устройства соединен с выходом сумматора перевода кодов, первый информационный вход которого соединен с выходом первого регистра результата, выход первого регистра результата

Затем в сумматорах 6 и 7 производится алгебраическое сложение в соответствии с равенствами (5) и (6). В результате на выходах сумматоров 6 и 7 формируются переменные 1/2 д» р+1 p+1 у в избыточной двоичной системе счисления, которые записываются соответственно в регистрах 1,2 со сдвигом на один разряд влево и в ре гистрах 3,4. При этом значение пере- 25 менных Х,, у, заменяются на их новые

1 значения „, у ... вычисленнь.е в . данной итерации.

После выполнения k итераций в ре гистрах 3,4 хранится результат вычисле- 3р ний у„ = », представленный в избыточной системе счисления. Преобразование результата в обычную двоичную систему производится на сумматоре 5 сложением отрицательной и положительной частей числа у с распространек кием переносов.

477 8 соединен с первым информационным входом сумматора результата и информационным .входом первого сдвигателя, информационные входы второго и третьего сдвигателей соединены с выходом первого регистра аргументов и с первым информационным входом сумматора аргументов, второй информационный вход которого соединен с выходом второго сдвигателя, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия за счет организации итерационного процесса над аргументами в избыточной системе счисления, в него дополнительно введены шифратор и.ерационной переменной, вторые регистры аргумента и результата и сдвигатели с четвертого по седьмой, а сумматор аргументов выполнен сумматором-вычитателем, причем выход де- пифратора соединен с информационным входом четвертого сдвигателя и входом номера итерации шифратора итерационной переменной, первый выход которого соединен с входом признака величины сдвига четвертого сдвигатсля, второй выход шифратора итерационной переменной соединен с входом кода операции сумматоров аргументов и результата, выход четвертого сдвигателя соединен с входами признака вели чины сдвига первого, второго, третьего, пятого, шестого и седьмого сдвигателей, информационные входы пятого и шестого сдвигателей соединены с выходом второго Регистра аргументов, выходы третьего, пятого и шестого сдвигателей соединены соответственно с третьим, четвертым и пятым информационными входами сумматора аргументов, шестой информационный вход которого соединен с выходом второго регистра аргументов, второй, третий. и четвертый информационные входы сумJ матора результата соединены соответственно с выходами второго регистра результата, первого и седьмого сдвигателей, выходы старших разрядов первого и второго регистров аргументов соединены с входами значения разрядов шифратора итерационной переменной., второй информационный вход сумматора перевода кодов и информационный вход седьмого сдвигателя соединены с выходом второго, регистра результата.

1254477

Составитель С.Куликов

Техред Л.Сердюкова Корректор В.Бутяга

Редактор Н. Слободяник

Заказ 4721/52 Тираж 671 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Иосква, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г.ужгород, ул.Проектная, 4

Устройство для вычисления квадратного корня Устройство для вычисления квадратного корня Устройство для вычисления квадратного корня Устройство для вычисления квадратного корня Устройство для вычисления квадратного корня Устройство для вычисления квадратного корня 

 

Похожие патенты:

Изобретение относится к области автоматики и вычислительной техники

Изобретение относится к области вычислительной техники

Изобретение относится к вычислительной технике и позволяет повысить быстродействие процесса возведения в степень за счет того, что возведение осуществляется за один такт независимо от показателя степени

Изобретение относится к вычислительной технике и может быть использовано в измерительно-информационных системах в качестве устройства обработки информации

Изобретение относится к области вычислительной техники и позволяет упростить устройство для извлечения квадратного корня из суммы квадратов двух чисел за счет устранения опера-

Изобретение относится к цифровой вычислительной технике и может быть использовано в специализированных вычислителях, радиотехнических устройствах и аппаратуре передачи дан-, ных, когда предъявляются требования к быстродействию вычислений при простоте реализации

Изобретение относится к автоматике и вычислительной технике и может быть использовано при построении специализированных вычислителей для обработки информации о ходе технологических процессов, например допусков ого контроля

Изобретение относится к вычислительной технике и может быть использовано в специализированных устройствах обработки информации

Изобретение относится к вычислительной технике и может быть использовано в цифровых функциональных преобразователях и в цифровых вычислительных машинах Цепью изобретения является повышение быстродействия

Изобретение относится к вычислительной технике и может быть использовано в быстродействующих специализированных вычислителях

Изобретение относится к вычислительной технике и может быть использовано в цифровых вычислительных машинах и структурах

Изобретение относится к области автоматики и вычислительной техники и может быть использовано в специализированных вычислительных устройствах

Изобретение относится к вычислительной технике и предназначен для генерирования во времени функции/х

Изобретение относится к автоматике и вычислительной технике, в частности к устройствам для реализации стандартных функций в универсальных и специализированных ЭВМ и функциональных преобразователях

Квадратор // 1258826
Изобретение относится к области автоматики и вычислительной техники, предназначено для формирования суммы и разности квадратов двух величин, представленных в цифровой или аналоговой форме, и является усовершенст-, рованием устройства по авт

Изобретение относится к облас-

Изобретение относится к вычислительной технике и может быть применено в специализированных цифровых вычислителях для вычисления модели комплексного числа
Наверх