Устройство для умножения

 

Изобретение относится к вычислительной технике и может применяться в ЦВМ как арифметический расширитель . Цель изобретения - увеличение быстродействия и расширение функциональных возможностей за счет работы с дополнительными кодами. Поставленная цель достигается тем, что в устройство для умножения, содержащее два регистраj параллельный сумматор, последовательный сумматор с соответствующими связями, введены блок управления, блок управления параллельным сумматором, блок прямо- То и обратного преобразования знакоразрядного кода в дополнительный код с соответствующими связями, 2 з.п. ф-лы, 5 ил. с СЛ % Од

СОЮЗ СОВЕТСКИХ

СОЦИАЛ ИСТИЧЕСНИХ

РЕСПУБЛИК (50 4 G 06 F 7/49

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPGHOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3820012/24-24 (22) 05.12.84 (46).07.09.86. Бюл. Р 33 (71) Институт проблем моделирования в энергетике АН УССР (72) В.В. Аристов, В.В. Попков и А.В. Зарановский (53) 681.325(088.8) (56) Карцев М.А., Брик В.А. Вычислительные системы,и синхронная арифметика. M. Радио и связь, 1981.

Авторское свидетельство СССР

Ф 1005035, кл. G 06 F 7/49, 1981. (54) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ (57) Изобретение относится к вычислительной технике и может применятьЛ0„, 1256016 A 1 ся в ЦВМ как арифметический расширитель. Цель изобретения — увеличение быстродействия и расширение функциональных воэможностей за счет работы с дополнительными кодами.

Поставленная цель достигается тем, что в устройство для умножения, содержащее два регистра, параллельный сумматор, последовательный сумматор с соответствующими связями, введены блок управления, блох управления параллельным сумматором, блок прямо го и обратного преобразования энакоразрядного кода в дополнительный код с соответствующими связями, 2 з.п. ф-лы, 5 ил.

1256016 2

Изобретение относится к цифровой вычислительной технике и может при-, меняться в цифровых вычислительных машинах как арифметический расширитель и, кроме того, может использоваться в специализированных вычислительных устройствах.

Цель изобретения — увеличение быстродействия и расширение функциональных возможностей за счет обеспе10 чения возможности работы с дополнительными кодами.

На фиг. 1 изображена блок-схема предлагаемого устройства для умножения; на фиг. 2 — блок-схема управ15 ления параллельным сумматором; на фиг. 3 — блок-схема блока прямого и обратного преобразования знакоразрядного кода в дополнительный код; на фиг. 4 — блок-схема блока управления; на фиг. 5 — временные диаграммы работы устройства.

Устройство для умножения (фиг. 1) содержит два регистра 1 и 2, парал25 лельный сумматор 3, последовательный сумматор 4 и блок 5 управления, синхронизирующий вход 6 устройства, запускающий вход 7 устройства, информационную шину 8 устройства, вход 9 управления режимом работы устройства, параллельный выход 10 устройства, последовательные выходы

11 и 12 усройства, блок 13 управления параллельным сумматором, блок

14 прямого и обратного преобразования знакоразрядного кода в дополнительный код, последовательные входы

15 и 16 множителя устройства, выход

17 "Конец работы" устройства, блок

13 управления параллельным сумматором (фиг. 2) содержит коммутатор 18, элемент НЕРАВНОЗНАЧНОСТЬ 19, четыре информационных входа 20-23, вход 24 управления режимом работы, выход

25, два элемента ЗАПРЕТ 26 и 27, элемент ЭКВИВАЛЕНТНОСТЬ 28.. Блок 14 прямого преобразования знакоразрядного кода в дополнитЕльный код (фиг. 3) содержит вход 29 сброса, параллельный вход 30 множителя, вход 5О

31 синхронизации, вход 32 управления сдвигом, последовательные входы произведения 33 и 34, пять регистров 35-39, две группы элементов

И 40 и 41, группу элементов НЕРАВ- 55

НОЗНАЧНОСТЬ 42, элемент ИЛИ 43, элемент ЗАПРЕТ 44, элемент НЕРАВНОЗНАЧНОСТЬ 45, блок 46 формирования импульсов, параллельный вход 47, последовательные выходы множителя

48 и 49.

Блок управления 5 (фиг. 4) содержит элемент 50 задержки, триггер

51, генератор 52 импульсов, коммутатор 53, регистр 54, блок 55 формирования импульсов, элемент 56 задержки, блок 57 формирования импульсов, элемент 58 задержки, входы

59-61, выходы 62-65.

Устройство для умножения работает следующим образом.

Устройство работает в двух режимах. При работе в первом режиме производится умножение двух сомножителей, которые поступают в устройство по информационной шине 8 в дополнительных двоичных кодах.

При работе во втором режиме производится умножение сомножителей, один из которых поступает на информационную шину 8 устройства в дополнительном двоичном коде, а второй поступает на входы 15 .и 16 в последовательном знакоразрядном коде. !

Для задания режима работы устройства используется управляющий вход

9 устройства. Если на этот вход поступает единичный потенциал, устройство работает в первом режиме, если же нулевой, то устройство работает во втором режиме. Работа устройства, как в первом, так и во втором режиме начинается с того, что на запускающий вход 7 устройства поступает единичный импульс произвольной длительности, при этом в схеме 57 формирования импульса вырабатывается единичный импульс с длительностью T, по которому производится установка в "0" регистра 2, последовательного сумматора 4, регистров 36-38 в блоке 14 прямого и обратного преобразования знакоразрядного кода в дополнительный код, регистра 54 в блоке 5 управления, и производится прием в регистр 1 первого сомножителя и занесение в блок 14 прямого и обратного преоб. разования знакоразрядного кода в дополнительный код второго сомножителя. В блоке 14 прямого и обратного преобразования знакоразрядного кода в дополнительный код и -разрядный сомножитель через группу элементов И 41 поступает на входы регистра 35 и регистра 39. В двух1256016

Таблица 2, Цифра избыточного кода

Инверсное преобразование

Прямое преобразование

Ю

Пример.

Исходное число:

Области инверсного преобразования

Дополнительный код: ряды второго сомножителя и на выходах 48 и 49 будет сформирована

/ -(1) цифра в знакоразрядном коде(Ь

При появлении на i -м шаге синхроимпульсов на выходе блока 5 управления в блоке 14 прямого и обратного преобразования энакоразрядного кода в дополнительный код производится сдвиг разрядов Ь,-) „, второго сомножителя, хранящихся в регистре 36, кроме того производится прием в блок 14 прямого и обратного преобразования знакораэрядного кода в дополнительный код цифр Полученное представление и будет

При последовательном поступлении знакораэрядного кода, начиная со старших разрядов, необходимо последовательно формировать области инверсного преобразования по мере заполнения регистра 1 разрядами, причем с поступлением отрицательной цифры 1 осуществляется инверсное преобразование текущей области разрядов и фиксируется начало следующей области. При поступлении положительной цифры 1 инверсное преобразование текущей области не осуществлярезультата, и преобразование в дополнительный код по мере получения знакоразрядных цифр. Используется то, что при наличии знакоразрядного представления числа (старшие разряды числа находятся слева) для получения дополнительного двоичного кода достаточно в исходном коде дописать слева ноль в дополнительном

)п разряде, а затем над разрядами, стоящими левее каждой отрицательной единицы до ближайшей любой единицы включительно выполнить инверсные преабраэования, а над остальными прямые преобразования, согласно табл. 2. дополнительным кодом исходного числа.

Дополнительный разряд

0 0 1 0 0 1 1 1 0 1 0 1 1 0 1 !

ГТ 0 1 1 1 1 0 1 1 0 0 1 0 1 ется, но так же, как и при отрицательной цифре 1, осуществляется фиксация начала новой области инверсного преобразования.

При выполнении i --го шага, когда появляется ) -й единичный импульс на выходе 63 блока 5 управления, значения функций

-(() -(i) -+((> ()) -()) +()) +(i) — -(i)

Г -f f „0 заносятся соответственно с выходом элемента ЗАПРЕТ 44 и элемента НЕРАВ1 25601 6

НОЗНАЧНОСТЬ 45 в первой и второй разряды регистра 36. В том случае, если на (i -1)-м шаге Г = О, то

Н вЂ” 1! при выполнении i -ro шага в первый разряд регистра 35 заносится ноль, а в остальных разрядах будет храниться слово, которое было сформировано при выполнении (-1)-го шага сдвинутым на один разряд вправо. Это слово можно условно разбить на три час1О ти. В первой части с первого разряда по (i -3)-й будут храниться цифры результата, представленного в дополнительном коде (в (1 -3)-м разряде будет храниться знаковый разряд результата). Во второй части слова в разрядах с (i-2)-го по (i+3) будут храниться нули. При вычислении результата, состоящего из (e-1)-й эначащихцифр,требуется выполнить (+4) шага и при выполнении шагов с (+1) -ro по (и+4) -й должны .выдаваться с последовательных выхо

: В третьей части слова с (1 +4)-ro

6 по Н -й разряд хранятся эначашие разряды второго сомножителя.

F (i-<>

Кроме того, если г = О, то при выполнении i -го шага производится сдвиг содержимого сдвиговых регистров 37 и 38.

Регистр 37 предназначен для формирования в регистре 35 второй части слова. При этом используется то, что первая положительная цифра и 35 первая отрицательная цифра на последовательных входах 33 и 34 могут появиться после поступления соответственно второго и третьего единичных импульсов на вход 31. Сдвиговый 40 регистр 37 заполняется единицами, поступающими на информационный вход с шины логической "1", и будет заполнен единицами лишь после поступления четвертого единичного импуль- 45 са на вход 31. Сдвиговый регистр 38 является последовательным сдвиговым регистром, который заполняется единицами, поступающими на информационный вход с выхода сдвигового ре- 50 гистра 37 и выполняется роль регистра маски. Количество единиц, хранимых в сдвиговом регистре 38 при выполнении 1-го шага, соответствует числу нулевых цифр, которые посту- 55 пили на входы 33 и 34 перед поступ(1-1) лением цифры F и соответствует ширине области инверсного преобразования разрядов результата, хранящихся в регистре 35. Признак инверсного преобразования в виде единичного потенциала формируется на первом выходе (1) регистра 36 в том случае, если на выходах устройства

11 и 12 появится цифра F = 1. Так, к примеру, если при выполнении 1 -го шага в регистре 38 записано К единиц и на (i -2} -м шаге поступила отрицательная цифра F(i->) = 1, то в разрядах со второго по (К+I) регистра 35 будет занесено проинвертированное содержимое разрядов с первого по K --й регистра 35, а в разряды с (К+2) по (i-3) будет беэ изменения занесено содержимое разрядов с (К+1)-й по и -й.

Сброс сдвигового регистра 38 осуществляется при появлении единицы на втором выходе регистра 36. При этом появляется единичный импульс на выходе схемы 46 формирования импульса, который, проходя через элемент ИЛИ 43, поступает на вход сдвигового регистра 38. Так, если ( на -м шаге появилась цифра Г = или F = 1, то Hà (i -2)-м шаге (j7 в сдвиговом регистре 38 сигналом сброса блокируется выполнение сдвига и производится сброс "Он всех разрядов, ширина инверсной зоны устанавливается равной единице, тем самым осуществляется фиксация начала новой области инверсного преобразования.

Результат вычислений при работе устройства в первом режиме будет сформирован за (+4) шага и будет храниться в регистре 36 в виде

h -разрядного числа, записанного в дополнительном двоичном коде. При этом в блоке 5 управления на выходе (4+3)-ro разряда сдвигового регистра 54 появляется единица, которая, поступая через линию 50 задержки на вход триггера 51, сбрасывает

его в нулевое состояние. Сигнал, поступающий с выхода триггера 51, блокирует выдачу синхросигналов на выходе генератора 52 импульсов, а по перепаду сигнала иэ единицы в ноль на выходе триггера 51 срабатывает схема 55 формирования импульса и на выходе 17 устройства будет сформирован единичный импульс.

1256016 разрядный сдвиговый регистр 39 во второй и первый разряды, соответственно, заносятся знаковый и старший значащий разряды второго сомножителя, а остальные (h -2) разряда 5 заносятся в регистр 35, где старший разряд. В младшие 2 и 1 разряды регистра 35 с шины логического

"0" заносятся нули., Время Т, соответствует времени переходного процесса при установке регистров и триггеров устройства.

Далее при работе в первом режиме в блоке 5 управления через время

Т, + Т, обусловленное срабатыванием линии 58 задержки и триггера 51, производится запуск генератора импульсов 52. Синхроимпульсы с выхода генератора импульсов 52 через коммутатор 53, который управляется сигналом, поступающим на вход 9 устройства, начинают поступать на вход регистра 54, выход 64 и через линию

56 задержки, время задержки которой

Т вЂ” на выход 63. Период следования з синхроимпульсов на выходе генератора импульсов 52 равен Т„, В течение времени Т =Т„+ Т +Т выполняется первый шаг вычисления, при котором производится умножение 30 первого сомножителя на старшую цифI ру второго сомножителя и сложение этой величины с удвоенным значением числа, хранящегося в регистре 2, которое первоначально равно нулю.

При этом выполняются следующие условия: Т +Т =Т + То + 1рг Тз

= Т„,, где Т вЂ” время срабатывания параллельного сумматора 3 для случая, когда изменяется число, поступающее 40 в параллельный сумматор 3 по первому

Информационному входу; Тц, — время срабатывания блока 13 управления параллельным сумматором, Т вЂ” время, в течение которого сигнал на инфор- 45 мационном входе регистра (триггера) не должен изменяться, это необходимо для устойчивой работы регистров (триггеров).

При работе устройства во втором 50 режиме на выходы коммутатора 53 пропускаются синхроимпульсы, поступающие на вход 6 устройства. Это позволяет проводить внешнюю синхронизацию работы устройства для случая, 55 когда предложенное устройство работает совместно с другими устройствами, в которых производится обработка информации, поступающей старшими разрядами вперед. Значащие цифры второго сомножителя во втором режиме поступают на входы 15 и 16 задержанными по отношению синхроимпульсов, появляющихся на выходе 64, на время срабатывания регистров Тр . На -м шаге, который начинается при поступлении < --го синхроимпульса на выходы 63 и 64 блока 5 управления; результат, полученный на (-1)-м шаге, заносится в регистр 2, последовательный сумматор 4 и блок 14 прямого и обратного преобразования энакоразрядного кода в дополнительный код, производится умножение первого сомножителя на (i+1)-ю цифру второго сомножителя и сложение полученной величины с удвоенным значением результата (t -1)-ro шага, занесенного в регистр 2, последовательный сумматор 4 и блок 14 прямого и обратного преобразования знакоразрядного кода в дополнительный код.

Для обеспечения функционирования параллельного сумматора 3 в устрой— стве производится преобразование первого сомножителя, поступающего в регистр 1 Р дополнительном двоичном коде, в параллельный знакоразрядный код, который поступает на второй информационный вход параллельного сумматора 3.

Формирование цифр знакораэрядного кода, поступающих на второй информационный вход параллельного сумматора 3, производится по алгоФ ритму Бута, так b, = b„, b b, где

Ь; и Ь, — значения соответственно -го и (-1)-го разрядов регистра 1 (b„ — значение знакового разряда, значение старшего значащего разряда).

К примеру, число 1,01101001 преобразуется к виду 1,10111011. Управление работой параллельного сумматора 3 осуществляется сигналами, поступающими с выходов блока управления параллельным сумматором 13, в котором происходит преобразование сигналов, поступающих с выходов

48 и 49 блок прямого и обратного преобразования знакораэрядного кода в дополнительный код, или с входов

15 и 16 устройства.

В табл. 1 приведены цифры знакораэрядных кодов, которые поступают

256016 Таблица 1

Цифра кода

Сигналы на выходах блока управления сумматором

Вид операции, выполняемой сумматором

С =A

C= А+В

C=A

5 1 на входы 20 и 21 блока управления параллельным сумматором 13 с выходов 48 и 49 блока 14 преобразования кодов и последовательных входов

15, 16 устройства и соответствуюУправление работой коммутатора

18 производится сигналом, поступающим на вход 9 устройства. При работе устройства в первом режиме на выход коммутатора 18 пропускаются сигналы, поступающие с выходов 48 и 49 блока 14 прямого и обратного преобразования знакоразрядного кода в дополнительный код, а во втором режиме на выход коммутатора 18 поступают сигналы с входов 15 и 16 устройства.

Результат на выходе параллельного сумматора 3 формируется в виде параллельного энакоразрядного кода, состоящего из (2 +1)-й цифры. Младшие и цифр результата C,+ С, поступают на входы регистра 2, а цифра

C„+ с выхода переносов старшего . разряда параллельного сумматора 3 поступает на входы положительного разряда первого и второго операндов последовательного сумматора 4.

Выход регистра 2 соединен с входом параллельного сумматора 3 так, что (- т2 цифра С„ результата, сформированного на (1-1)-м шаге и занесенного в регистр 2 при выполнении

t-ro шага, поступает на вход параллельного сумматора 3, как цифра щие этим кодам сигналы, формируемые на выходе блока 13 управления параллельным сумма ором, а также операции, выполняемые в параллельном сумматор 3. р, ., а цифра г ", с выхода .1. )

30 регистра 2 поступает на входы отрицательного разряда первого и второго операндов последовательно:-о сумматора 4. Это позволяет на -м шаге сформировать в устройстве величины C, = 2 С Н.В или

<22

2 . C + G;, где G. — циф(J (1-12 ры второго сомножителя, который хранится в блоке 14 прямого и обратного преобразования энакоразрядного кода в дополнительный код, Н, — цифра второго сомножителя, которая поступает в виде последовательного кода на входы 15 и 16 устройства, С " 2 и C — соответственно суммы частных произведений, сформированных на (1 -1)-м и 1 -м шагах.

В блоке 14 прямого и обратного преобразования знакоразрядного кода в дополнительный код второй сомножитель, занесенный в регистры 35 и 39 при выполнении последовательных сдвигов, выдается на выходы 48 и 49 в виде последовательного знакоразрядного кода. При этом используется алгоритм Бута, так, на 1 -м шаге в регистре 39 в первом и во втором разрядах будут занесены соответственно Ь ;, и Ь „; раз1256016

12. Время вычислений в предлагаемом устройстве при работе в первом режиме

17 1

1 11

Т= Т (Гр 1р ) см рг Р

11. (4 ) -+- 1 (и + 3 ) .

Фо р мула изобретения

1. Устройство для умножения, содержащее два регистра, параллельный сумматор, последовательный сумматор, информационная шина устройства под-. ключена к информационному входу первого регистра, информационный вход второго регистра соединен с выходом параллельного сумматора, первый информационный вход которого соединен с выходом (h -1) младших разрядов второго регистра (n- разряд. ность второго регистра), положительный выход старшего разряда которого соединен с входом положительного разряда первого операнда последова- 40 тельного сумматора, вход положительного разряда второго операнда которого соединен с положительным выходом переноса параллельного сумматора, выходы последовательного сумма- 45 тора соединены с последовательными выходами устройства, о т л и ч а ющ е е с я тем, что, с целью увеличения быстродействия и расширения функциональных возможностей за счет обеспечения возможности работы с дополнительными кодами, оно содержит блок управления, блок управления .параллельным сумматором, блок прямого и обратного преобразования 55 знакоразрядного кода в дополнительный код, отрицательный выход переноса параллельного сумматора соеди30

При работе во втором режиме ре— зультат вычислений в виде h --разрядного числа, записанного в блоке

14 прямого и обратного преобразования знакораэрядного кода в дополнительный код будет сформирован посУ

15 ле поступления (h+4) -ro синхроимпульса, поступающего на вход 6 устройства. Но в этом режиме вычисления могут продолжаться и дальше. Остановка устройства произойдет только по окончании поступления сигналов на синхронизирующий вход 6 устройства. нен с входом отрицательного разряда второго операнда последовательного сумматора, вход отрицательного разряда первого операнда которого соединен с отрицательным выходом старшего разряда второго регистра, первый и второй информационные входы блока управления параллельным сумматором соединены с последовательными входами множителя устройства, параллельный вход множителя блока прямого и обратного преобразования энакоразрядного кода и дополнительный код соединен с входной шиной устройства, синхронизирующий вход которого соединен с первым входом блока управления, второй вход которого подключен к входу запуска устройства, последовательные входы произведения блока прямого и обратного преобразования знакоразрядного кода в дополнительный код соединены с последовательным выходом устройства, йараллельный выход блока прямого и обратного преобразования знакоразрядного кода в дополнительный код соединен с параллельным выходом устройства,последовательные выходы множителя блока прямого и обратного преобразования знакоразрядного кода в дополнительный код соединены с третьим и четвертым информационными входами блока управления параллельным сумматором, вход управления режимом работы которого соединен с третьим входом блока управления и входом управления режимом работы устройства, выход блока управления параллельным сумматором соединен

1 с управляющим входом режима работы параллельного сумматора, первый выход блока управления соединен с входами сбрэса первого и второго регистров, блока прямого и обратного преобразования знакоразрядного кода в дополнительный код, второй выход блока управления соединен с входами синхронизации второго регистра, последовательного сумматора и блока прямого и обратного преобразования знакораэрядного кода в дополнительный код, вход управления сдвигом которого соединен с третьим выходом блока управления, четвертый выход которого соединен с выходом "Конец работы" устройства, выход -го разряда первого регистра соединен с отрицательным входом > -го раз13 . 125601 ряда и I.îëîæèòåëüíûì входом (i+1)-го разряда второго информационного входа параллельного сумматора (i = 1,...л), отрицательный вход первого разряда второго входа параллельного сумматора соединен с шиной логического нуля.

2. Устройство по п. 1, о т л ич а ю щ е е с я тем, что блок управления содержит два блока форми- 10 рования импульсов, три элемента задержки, триггер, генератор импульсов, коммутатор, регистр, первый вход блока управления соединен с первым информационным входом коммута- IS тора, второй информационный вход которого подключен к выходу генератора импульсов, вход которого соединен с выходом триггера и входом первого блока формирования импуль- 20 сов, второй вход блока управления подключен к входу второго блока формироВания импульсоВ, Выход KQTopoI о соединен с первым выходом блока управления, входом сброса регистра и через первый элемент задержки с входом установки триггера, вход сброса которого соединен через второй элемент задержки с выходом старшего разряда регистра, информа- 30 ционный вход которого соединен с шиной логической единицы, а вход управления сдвигом подключен к выходу коммутатора, через третий элемент задержки к второму выходу блока управления и к третьему выходу блока управления, третий вход блока

14 управления соединен с управляющим входом коммутатора, а четвертый выход блока управления подключен к выходу первого блока формирования импульсов.

3. Устройство по п. 1, о т л ич а ю щ е е с я тем, что блок управления параллельным сумматором содержит коммутатор, два элемента

ЗАПРЕТ, элемент НЕРАВНОЗНАЧНОСТЬ и элемент ЭКВИВАЛЕНТНОСТЬ, первый и второй информационные входы коммутатора соединены соответственно с первым и втбрым информационными входами блока управления параллельным сумматором, третий и четвертый информационные входы которого подключены к третьему и четвертому информационным входам коммутатора, первый выход которого соединен с управляющим входом первого элемента ЗАПРЕТ, информационным входом второго элемента ЗАПРЕТ и первыми входами элементов ЭКВИВАЛЕНТНОСТЬ и НЕРАВНОЗНАЧНОСТЬ, второй выход коммутатора соединен с управляющим входом второго элемента ЗАПРЕТ, информационным входом первого элемента ЗАПРЕТ и вторыми входами элементов ЭКВИВАЛЕНТНОСТЬ И НЕРАВНОЗНАЧНОСТЬ, выходы первого и второго элементов ЗАПРЕТ, элементов ЭКВИВАЛЕНТНОСТЬ и НЕРАВНОЗНАЧНОСТЬ соединены с выходом блока управления параллельным сумматором, вход управления режимом работы которрго соединен с управляющим входом коммутатора.

1256016

1256016

Составитель А.Жижин

Техред Л. Сердюкова

Корректор С.Шекмар

РеДактор П.Коссей

Заказ 4824/48

Тираж 671 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4

Устройство для умножения Устройство для умножения Устройство для умножения Устройство для умножения Устройство для умножения Устройство для умножения Устройство для умножения Устройство для умножения Устройство для умножения Устройство для умножения 

 

Похожие патенты:

Изобретение относится к области вычислительной техники и автоматики

Изобретение относится к области вычислительной и технической кибернетики и может быть использовано в устройствах для цифровой обработки сигналов (в частности изображений), а также в системах кодирования, принцип действия которых базируется на теории полей Галуа

Изобретение относится к облас ;

Изобретение относится к области вычислительной техники и может быть использовано для умножения многоразрядных чисел в р-кодах Фибоначчи

Изобретение относится к вычислительной технике и может быть использовано при конструировании и разработке универсальных и специализированных вычислительных устройств, предназначенных для обработки цифровой информации

Изобретение относится к вычислительной технике и предназначается для использования в арифметических узлах вычислительных машин и следящих цифровых приводах

Изобретение относится к области цифровой вычислительной техники

Изобретение относится к области вычислительной техники и предназначено для использования в цифровых вычислительных машинах.различного назначения

Изобретение относится к области вычислительной техники

Изобретение относится к автоматике и вычислительной технике и может быть использовано в дискретных автоматах для сложения - вычитания чисел, кодируемых трехуровневыми сигналами по ортогональным составляющим функций Попова

Изобретение относится к автоматике и вычислительной технике и может быть использовано в вычислительных машинах и устройствах, функционирующих в системе остаточных классов

Изобретение относится к области автоматики и вычислительной техники и может быть использовано в вычислительных машинах и устройствах, функционирующих в системе остаточных классов

Изобретение относится к автоматике и вычислительной технике и может быть использовано в вычислительных структурах, функционирующих в модулярной системе счисления

Изобретение относится к области автоматики и вычислительной техники и может быть использовано в дискретных автоматах для сложения-вычитания чисел, кодируемых трехуровневыми сигналами по ортогональным составляющим функций Попова

Изобретение относится к области автоматики и вычислительной техники и может быть использовано в вычислительных машинах и устройствах, функционирующих в системе остаточных классов

Изобретение относится к области автоматики и вычислительной техники и может быть использовано в вычислительных машинах и устройствах, функционирующих в системе остаточных классов

Изобретение относится к вычислительной техникe и может быть использовано для построения систем передачи и переработки дискретной информации

Изобретение относится к области автоматики и вычислительной техники и может быть использовано в вычислительных машинах и устройствах, функционирующих в многоступенчатой системе остаточных классов

Изобретение относится к вычислительной технике, а именно к цифровой обработке сигналов и данных и решению задач математической физики, и может найти применение в конвейерных потоковых машинах и многопроцессорных вычислительных машинах
Наверх