Цифровой анализатор спектра

 

Изобретение относится к специализированным средствам вычислительной те.чники и может быть использовано при цифровом спектральном анализе многочастотных узкополосных радиосигналов, сигналов связи и управления. Целью изобретения является повышение быстродействия. Поставленная цель достигается тем, что анализатор спектра содержит преобразователь частоты, две группы цифровых фильтров, блок умножения , блок вычисления дискретного преобразования Фурье, четыре коммутатора, три счетчика, пять регистров, два накапливающих сумматора, три умножителя и два блока постоянной памяти с соответствующими связями. 7 ил. (С Ю СП 05 О 4;а 4

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

< !1, G 06 F !5/332

Щ с с !

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А ВТОРСКОМ,Ф СВИДЕТЕЛЬСТВУ, !3

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3856100/24-24 (22) 19.02.85 (46) 07.09.86. Вюл. ¹ 33 (72) В. В. Витязев, А. Г. Уваров, Н. А. Улаев, С. Ю. Хлудов и В. А. Широков (53) 68! .32 (088.8) (56) Витязев В. В., Степашкин А. И Синтез структуры цифрового спектрального анализатора с использованием набора фильтровдискретизаторов. В кн.: Методы представления и аппаратурный анализ случайных процессов и полей. Л., !980.

Авторское свидетельство СССР № 974374, кл. G 06 F 15/332, 1980.

„„Я0„„1256044 А1 (54) ЦИФРОВОЙ АНАЛИЗАТОР СПЕКТРА (57) Изобретение относится к снециализированным средствам вычислительной техники и может быть использовано при цифровом спектральном анализе многочастотных узкополосных радиосигналов, сигналов связи и управления. Целью изобретения является повышение быстродействия. Поставленная цель достигается тем, что анализатор спектра содержит преобразователь частоты. две группы цифровых фильтров, блок умножения. блок вычисления дискретного преобразования Фурье, четыре коммутатора, три счетчика, пять регистров, два накапливающих сумматора, три множителя и два блока постоянной памяти с соответствующими

С> связями. 7 ил.

1256044

Изобретение относится к специализированным средствам вычислительной техники и может быть использовано при цифровом спектральном анализе многочастотных узкополосных сигналов, сигналов связи и управления.

Целью изобретения является повышение быстродействия.

На фиг. 1 представлена блок-схема анализатора спектра; на фиг. 2 — преобразователь частоты и временные диаграммы его работы; на фиг. 3 — блок цифровой фильтрации; на фиг. 4 — временные диаграммы работы блока цифровой фильтрации; на фиг. 5 — формирователь группового сигнала и временные диаграммы его работы; на фиг. 6 — блок-схема блока вычисления дискретного преобразования Фурье; на фиг. 7— временные диаграммы блока вычисления дискретного преобразования Фурье.

Устройство содержит (фиг..l ) преобразователь 1 частоты, блок 2 цифровой фильтрации, состоящий из двух групп цифровых фильтров, формирователь З.группового сигнала, блок 4 умножения и блок 5 вычисления дискретного преобразования Фурье.

Преобразователь 1 частоты (фиг. 2) содержит пять регистров 6, три умножителя 7, три блока 8 памяти и два счетчика 9.

Блок 2 цифровой фильтрации (фиг. 3) состоит из двух групп цифровых фильтров и содержит блок 10 памяти коэффициентов, регистр 11, сумматор-вычитатель 12, два счетчика 13 и две группы из k фильтров 14 нижних частот, каждый из которых содержит четыре регистра 15, блок 16 умножения, сумматор 17, блок 18 памяти и счетчик 19.

Формирователь 3 группового сигнала (фиг. 5) содержит четыре коммутатора 20, три умножителя 21, два накапливающих сумматора 22, два блока 23 постоянной памяти (коэффициентов), пять регистров 24 и три счетчика 25.

Блок 4 умножения (фиг. 6) содержит коммутатор 26, умножитель 27, блок 28 памяти коэффициентов, счетчик 29 и регистр 30.

Блок 5 вычисления дискретного преобразования Фурье (фиг. 6) содержит четыре коммутатора 31, узел 32 памяти, одиннадцать регистров 33, два сумматора 34, узел 35 памяти коэффициентов, три счетчика 36, дешифратор 37, сумматор 38 по модулю два, арифметико-логический узел 39 и умножитель 40.

Цифровой анализатор спектра работает следующим образом.

На вход устройства с частотой дискретизации Tr поступают выборки x(nTr) входного сигнала. Преобразователь частоты реализует следующий алгоритм цифровой обработки

xre(7,)= х(иТ )япЯе а.;

lx q(nTr) =- х(иТ )cosQ<+ g,4= 1, Уг, дГ где х е(1зТ,: х (иТ ) — квадратурные составл яющие выходного сигнала преобразователя; — центральная частота

1-го поддиапазона анализируемых час5 тот;

М вЂ” число выборок трансформирующей функции на периоде основной частоты (под основной частотой формирующей функции, равной 2л/М, подразумевается наименьшее значение частоты перестройки задающего генератора преобразователя частоты).

В первом и втором блоках памяти хранятся соответственно М выборок синусной и М выборок косинусной составляющих основной частоты трансформирующей функции ехр(1 — и} = cos2- Ln + jsirr > n, .2К

М М

10 а в третий блок памяти введены по второму входу преобразователя коды центральных частот Я, (= 1, k в.порядке возрастания значения индекса f.

Первый счетчик формирует двоичный код номера и текущей выборки входного сигнала

x(nTr), взятого по модулю М, а второй счетчик задает адрес 1 третьего блока памяти.

Цикл работы преобразователя частоты длительностью, равной Tr, определяется периодическим поступлением управляющего сиггала У2 (фиг. 2), который записывает новое текущее значение выборки x(nTr) в первый регистр 6, устанавливает в исходное нулевое состояние второй счетчик 9 и переводит первый счетчик 9 в состояние, соответствующее текущему значению номера и. В течение всего цикла работы преобразователя значение выборки x(nTr) постоянно подводится к первому входу первого и второго блоков 7 умножения. На вторые входы блоков 7 через второй и соответственно третий регистры 6 из первого и соответственно второго блоков 8

40 памяти поступают значения выбора синусной

2л 2л

sirr Qr — и косинусной cosQ — составляющих трансформирующей функции. Произведения чисел, полученные на выходе умно45 жителей 7, образуют первую xrgnTr) и вторуго хд(иТ ), 1=- 1, k группы выходных сигналов преобразователя частоты. Адрес, по которому производится считывание из пер-. вого и второго блоков 8 памяти соответствующих выборок синусной и косинусной составляющих Qe-й трансформирующей функции, формируется третьим блоком ? умножения и в виде произведения nor,взятого по модулю (предполагается, что Мкратно степени двойки), через четвертый регистр 6 подается на входы первого и второго блоков 8 памяти.

Бок цифровой фильтрации (фиг. 3) состоит из двух групп однотипных ФНЧ 14, предназначенных для цифровой обработки

1256044 у е(пТ ) =

50

55 соответственно первой x <(o>„) и второй х 1(пТ ) групп входных сигналов. Первая группа ФНЧ включает в себя и фильтров, каждый из которых реализует прямую свертку Р-й последовательности входных выборках

xle(nTi) и последовательности выборок импульсной характеристики фильтра h(n) с использованием эффекта прореживания выборок выходного сигнала 1?g(nTi) по алгоритму р.,(пТ ), п„„д,. = ъ — 1, О, при остальных и, т=

=О, Л /ъ — 1

И(птд = х (птдквр — и .дк).ыи+

+g{(n — 1)Т ), i=0, N/v — 1, где g(nTi) — i-я переменная, накапливаемая на интервале времени, длительность которого определяется порядком фильтра N; ъ=Т /Т вЂ” коэффициент прореживания выборок сигнала на выходе ФНЧ;

N/v — число одновременно накапливаемых переменных g;(nT ).

Предполагается, что текущее значение

3 номера п выборки входного сигнала связано с текущим значением номера m выборки выходного сигнала ФНЧ выражением п = тъ+итоы

Основной цикл работы ФНЧ определяется периодом Tr поступления в блок 2 цифровой фильтрации выборок группового сигнала х е(пТ ), который задается управляющим сигналом У2 и группой управляющих сигналов у4, /=1,k. При подаче управляющего сигнала У4 на соответствующий вход первого регистра 15 8-го ФНЧ в него вводится текущее значение выборки x r(nT ) /-й последовательности первой группы сигналов которое подводится к первому входу блока

16 умножения в течение всего цикла обработки. На второй вход блока 16 умножения через второй регистр 15 подается соответствующее значение выборки h(i v — nmogrr)ops импульсной характеристики Ф НЧ, зависящее от номера i накапливаемой переменной

g(nTi) и текущего значения п. Полученное произведение xie(n T ) h(iv — п, „), д с выхода блока 16 умножения поступает на первый вход сумматора 17, на второй вход которого через третий регистр 15 при поступлении управляющего импульса У6 подводится из блока 18 памяти предшествующее значение первой накапливаемой переменной

g(nT ). Новое значение переменной g(nT ) с выхо)1а сумматора 17 вводится в блок 18 памяти по адресу первой переменной управляющим сигналом У7. При окончании накопления т-й переменной g(nT ) в момент времени п,4, = v — 1, при условии, что и,<,/к=т — 1, соответствующее значение переменной g(nTi) принимается за m-ю текущую выборку выходного сигнала g e(nT ) и записывается в четвертый регистр 15 управляющим сигналом У10. В последующем

25 цикле обработки (фиг. 4) соответствующий регистр накопитель блока 18 памяти условно обнуляется подачей управляющего импульса У 11 на третий регистр 15.

В блоке 10 памяти коэффициентов хранится полный Ю-мерный массив выбора импульсной характеристики ФНЧ h(n). Адрес, по которому производится считывание соответствующей выборки h(iv — и„,,, )„,„, импульсной характеристики фильтра задается схемой адресации, включающей в себя регистр 11, сумматор-вычитатель 12 и два счетчика 13. Первый счетчик 13 при подаче управляющего импульса У5 формирует код номера i накапливаемой переменной g;(nT ), который с выхода счетчика подводится к первому входу сумматора-вычитателя 12 со сдвигом в сторону старших разрядов на

1од ь двоичных единиц (предполагается, что коэффициент прореживания кратен степени двойки) . На второй вход сумматоравычитателя 12 с выхода второго счетчика 13 подается код текущего значения и, взятого по модулю N. При поступлении управляющего импульса У9 адрес (rv — nrnod ), взятый по модулю N, с выхода сумматора-вычислителя 12 записывается в регистр 11 и определяет в последующем такте обработки значение выборки импульсной характеристики

h(n), считываемой из блока 10 памяти коэффициентов.

Вторая группа ФНЧ по аналогичному алгоритму выполняет обработку второй группы сигналов x>r(n T ), /=1, и с выхода преобразователя 1 частоты. По окончании каждого (ъ — 1)-го цикла работы блока 2 цифровой фильтрации одновременно во все выходные регистры ФНЧ записываются m-е текущие значения выходных сигналов ger(mTe) и r? p(mTe), которые последовательно выбираются формирователем 3 группового сигнала за время цикла его работы длительностью

Т2 v11 °

Формирователь 3 группового сигнала реализует следующий алгоритм работы цифрового устройства:

3 J

Я

Z i(m Te)= Х-gi r(m Т )cos(Zf+1) — „m+

1 .=O

+уг (т Te)sin(2P+1) ф- m);

y-f

Zq(m Te)= Х(cger(m? )сов(2/+ 1+ m— (-а — у r(rn Te)sin(28+1) 1, m), где Zi(mTe), Zq(rnTq) -- соответственно первый и второй групповые комплексные сигналы, являющиеся квадратурными составляющими комплексного группового сигнала

Z(mT ) = Ze(mТ )+j Zi(rnТ.), При поступлении управляюгцего У13 сигнала на вход счетчика 25 формируется соответствующее значение кода адреса f-й коммутируемой переменной у р(„,g,)Hà входе пер1256044

5 вого коммутатора и переменной у (тT ) на входе второго коммутатора 20. Текущее значение выборок у тТ ) и у тТ ) подается на первый вход первого и соответственно второго умножителя 21, на второй вход которых в этот же момент времени с выхода четвертого регистра 24 поступает соответствующее значение выборки косинусной составляющей г -й трансформирующей функции

exp(j(2/+1)фт) = cos(28+ I)фт+

+jsin(2l +1) » «т.

При соответствующем значении управляющего сигнала У16 полученные произведения

g)gmT )cos(2P+1) — „ т и y gmTz)sin(2l+

+1) — m через первый и соответственно второй входы третьего и четвертого коммутаторов 20 подаются на первый вход первого и соответственно второго накапливающих сумматоров 22. При изменении уровня управляющего сигнала У15 на адресном входе блока 23 памяти коэффициентов с выхода последнего управляющим импульсом У14 в регистр 24 вводится соответствующее значение выборки синусной составляющей 1-й трансформирующей функции той же частоты. Полученные на выходе первого и второго умножителей 21 произведения y gmT )sin(28+1) „m

К и соответственно у оТ )з1п(2(+1) — т при изЧ менении уровня управляющего сигнала У16 на входах третьего и четвертого коммутаторов 20 подаются на первые входы соответственно второго и первого накапливающих сумматоров 22. При этом четвертый коммутатор одновременно преобразует прямой код числа pi(m Tz)sin(2l+1)+m в обратный. Процесс накопления в сумматорах 22 заканчивается при поступлении и соответствующей обработке последней й-й комбинации входных выборок: у p(mTg) и у 4тТ ). Полученный результат Z (mT ) и 2 (тТг) с выхода первого и соответственно второго накапливающих сумматоров 22 записывается в первый и соответственно второй регистры 24 управляющим импульсом У12. При подаче управляющего импульса содержание накапливающего сумм атора 22 обнуляется. Формирователь группового сигнала готов к приему и обработке новой последовательности выборок сигналов у ((тТ2) и д21(тТ2).

Последовательность генерации выборок

cos(2l+1) — m и з1п(28+1) — т трансформиУ рующей функции определяется схемой адресации первого блока 23 памяти коэффициентов, которая включает в себя (фиг. 5) третий умножитель 21, второй блок 23 памяти коэффициентов, третий и пятый регистры 24 . и второй и третий счетчики 25. Во второй

55 блок 23 памяти коэффициентов априорно введены коды частот Qp, Р= 1, k трансформирующей функции формирователя (в рассматриваемом устройстве принято, что Îð=

=(2/+1)л/ k, где 2k — период основной частоты генератора трансформирующей функции), которые последовательно выводятся в пятый регистр 24 подачей очередного управляющего импульса У13 на соответствующий вход третьего счетчика 25 и управляющего импульса У20 на вход пятого регистра 24. Второй счетчик 25, управляемый последовательностью импульсов У12, формирует код текущего значения числа m, взятого по модулю 2k. Произведение чисел mtpggp и 0, взятое по модулю 2k, с выхода третьего блока 21 умножения записывается в третий регистр 24 управляющим импульсом У19 и подается на адресные входы первого блока 23 памяти коэффициентов.

Блок 4 (фиг. 6) включающий в себя коммутатор 26, блок 27 умножения, блок 28 памяти коэффициентов, счетчик 29 и регистр 30, реализует следующий алгоритм цифровой обработки

S (m T ) ° Z i (m T ) W(m);

Б (тТ ) ° Z (mTq)W т), т ° О, L 1, где w(m) — L-мерный массив весовых коэффициентов.

Ввод последовательности выборок Z,(mT

Z>(mT>) в блок 4 выполняется через коммутатор 26 управляющим сигналом У21. При низком уровне управляющего сигнала У21 на первый вход умножителя 27 подводятся выборки Zi(mTq), а при высоком уровне— выборки Z (mT>). Соответствующие значения весовых коэффициентов W(m), т=0, L 1, поступающие на второй вход умножителя 27, считываются из блока 28 памяти коэффициентов, управляемого по адресным входам счетчиком 29. Новое значение блока 28 памяти формируется на выходе счетчика 29 при поступлении очередного управляющего импульса У12. После прихода в исходное нулевое состояние импульса У12 счетчик 29 переходит в исходное нулевое состояние и процесс весовой обработки повторяется для следующего L-мерного массива входных данных Zi(mT ), Z (mT ), текущее значение выходных переменных Si(mT ) и Sq(mTq), разделенные по времени (фиг. 7), последовательно записываются в выходной регистр 30 управляющим импульсом У22 и поступают в блок БПФ по общему каналу.

При подаче совокупности управляющих сигналов У24 — У42 (фиг. 7) блок 5 реализует вычисление коэффициентов Фурье L-мерного комплексного массива входных данных

5(тТ2) = 52(тТ2) + j S!(mÒ2) по алгоритму быстрого преобразования

Фурье.

Формула изобретения

Цифровой анализатор спектра, содержащий преобразователь частоты, выходы си1256044

У1 пер

zn уг

К1 (Рог 2 нусной и косинусной составляющих i-й частоты (L = 1, Й, Ф вЂ” количество анализируемых частот) которого подключены к входам

i-x цифровых фильтров соответственно первой и второй групп, блок умножения, выход которого подключен к информационному входу блока вычисления дискретного преобразования Фурье, выход которого является информационным выходом анализатора, информационым входом которого является вход преобразователя частоты, отличаюи ийся тем, что, с целью повышения быстродействия, в него введены четыре коммутатора, три счетчика, пять регистров, два накапливающих сумматора, три умножителя и два блока постоянной памяти, причем выходы -x цифровых фильтров первой и второй групп подключены к -м информационным входам соответственно первого и второго коммутаторов, выходы которых подключены к первым входам соответственно первого и второго умножителей, выходы которых подключены соответственно первого — к первым информационным входам третьего и четвертого коммутаторов, второго — к вторым информационным входам третьего и четвертого коммутаторов, выходы которь1х подключены к входам соответственно первого и второго накапливающих сумматоров, выходы которых подключены к информационным входам соответственно первого и второго регистров, выходы которых подключены соответственно к первому и второму входам блока умножения, информационный выход первого счетчика подключен к управляющим входам первого и второго коммутаторов, информационный выход второго счетчика подключен к первому входу третьего умножителя, выход которого подклю ц и к информационному входу третьего регистра. выход которого подключен к адресному. входу первого блока постоянной памяти, выход которого подключен к информационному входу четвертого регистра, выход которого подключен к вторым входам первого и второго умножителей, информационный выход третьего счетчика подключен к адресному входу второго блока постоянной памяти, выход которого подключен к информационному входу пятого регистра, выход которого подключен к второму входу третьего умножителя, установочные входы второго и третьего счетчиков, первого и второго регистров объ15 единены и являются первым установочным входом анализатора, счетные входы первого и третьего счетчиков объединены и являются первым тактовым входом анализатора, тактовый вход четвертого регистра является вторым тактовым входом анализатора, вход чтения второго блока постоянной памяти является третьим тактовым входом анализатора, управляющие входы третьего и четвертого коммутаторов объединены и являются четвертым тактовым входом анализатора, тактовые входы первого и второго накапливающих сумматоров объединены и являются пятым тактовым входом анализатора, вторым установочным входом которого являются объединенные между собой установочные входы первого и второго накапливающих сумматоров, а тактовые входы третьего и пятого регистров являются соответственно шестым и седьмым тактовыми входами анализатора.

1256044

Т) Тг) Тг) Тг) У2

У41

У4р

У4

У4к

У5

У6

У7

Уд

УЛ

У11 л 7одЯ 1=/73-I nnTpdP = )) -7

nod+/ = nmudd = C

Quz.4

1256044

Уг

Угт

Zz

1256044

Щ/Г. 7

Редактор А. Воровин

Заказ 4825/49

Составитель A. Баранов

Текред И. Верес Корректор М. Максимишинец

Тираж 671 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж вЂ” 35, Раушская наб., д. 4/5

Филиал ППП «Патент», г. Ужгород, ул. Проектная, 4