Буферное запоминающее устройство

 

Изобретение относится к автоматике и вьтислительной технике и может быть использовано при построении буферных запоминающих устройств каналов и устройств обмена. Изобретение повьппает надежность буферного запоминающего устройства, по основному авт. св. № 1107173. Цель достигается введением восьмого элемента И и блока запрета, позволяющих.устранить считывание ложной информации и потери информации, как при параллельно-последовательном ,, так и при последовательно-параллельном преобразовании , 1 з.п.ф-лы, 2 ил. 1C ел 05 о со ел N0

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А BTOPGHOMV СВИДЕТЕЛЬСТВУ

3>

ГОСУДАРСТВЕННЬЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (61) 1107173 (21) 3833394/24-24 (22) 02.01.85 (46) 07.09.86. Бюл. У 33 (72) В,В. Панасенко и А.П. Бойко (53) 681. 327 (088. 8) (56) Авторское свидетельство СССР

У 1107173, кл. С 11 С 11/00, 1983. (54) БУФЕРНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО (57) Изобретение относится к автоматике и вычислительной технике и мо.,Я0„„1256095 А 2 (дц 4 G 11 С 11/00 29/00 жет быть использовано при построении буферных запоминающих устройств каналов и устройств обмена. Изобретение повьппает надежность буферного запоминающего устройства, по основному авт. св. 9 1107173. Цель достигается введением восьмого элемента И и блока запрета, позволяющих устранить считывание ложной информации и потери информации, как при параллельно-последовательном,. так и при последовательно-параллельном преобразовании, 1 з,п.ф-лы, 2 ил.

1 1256

Изобретение относится к автоматике и вычислительной технике, может быть использовано при построении буферных запоминающих устройств каналов и устройств обмена и является усовершенствованием изобретения по основному авт. св. Р 1256095.

Цель изобретения — повышение надежности устройства.

На фиг. 1 показана функциональная схема предлагаемого устройства; на фиг. 2 — функциональная схема блока запрета.

Предлагаемое устройство содержит накопитель 1, блок 2 управления, адресный блок 3, блок 4 сравнения, первый и второй регистры 5 и 6, комму— татар 7, первый элемент И 8, первый и второй элементы ИЛИ 9 и 10, элементы И 11-17 с второго по восьмой, блок 18 запрета, первый 19, второй

20, третий 21 информационные входывыходы, управляющие входы 22-27 с первого по шестой, адресный вход 28, управляющие входы 29-31 с седьмого па девятый и управляющие выходы 32 и

33 с первого по второй.

Блок запрета содержит элементы

ИЛИ 34-36 с третьего по пятый, первый 37 и второй 38 триггеры, девятый

30 элемент И 39, коммутатор 40 и элемент НЕ 41.

Устройство работает следующим образом.

Ввод (вывод) информации в (из) накопитель 1 осуществляется по адресам, которые вырабатываются блоком 3.

При наличии сигнала обращения на входе 26 блок 2 вырабатывает сигнал управления, поступающий на один из входов элемента И 8, второй вход кото- 40 рого соединен с входом 25, предназначенным для смены адреса, а выход— с одним из входов блока 3 и седьмым входом блока 18 запрета, который устанавливается в исходное состояние 4 при каждом появлении сигнал на выходе элемента И 8. Управляющий вход 31 определяет число разрядов записываемых (считываемых) в (из) накопитель 1 по .одному адресу. Блок 4 обеспечивает сравнение внутреннего адреса, вырабатываемого блоком 3, и внешнего адреса, поступающего с входа 28, установку блока 3 в исходное состояние при наличии сигнала на выходе блока 18 запрета, управляя количеством записанного (считанного) информационного кода.

095 2

При поступлении сигна.ra кода управления на входы 27 и 29 блок 2 вырабатывает управляющие сигналы, посгупающие на входы блока 18 запрета и входы регистров 5 и 6, обеспечивая управление разрядностью параллельного информационного кода, поступающего на входы и выходы 19 и 20, и последовательного информационного када, поступающего с входа-выхода 21, а также обеспечивается управление коммутатором 7 по параллельно-последовательному преобразованию считываемой на вход-выход 21 информации.

При этом сигнал, поступающий на управляющий вход 31 устройства, определяет разрядность информационного кода, записываемого в накопитель 1 по одному адресу. Если на управляющем входе 31 поступивший сигнал определяет запись (считывание) в (из) накопитель 1 одного разряда информационного кода, то при записи (считывании) в (из) накопитель 1 заданного числа разрядов информационного кода на выходе блока 18 запрета формируется запрещающий дальнейшую запись в (из) накопитель 1 по одному адресу.

Этот сигнал поступает на третий вход блока 4 сравнения, на один из входов элемента И 17 и выходную управляющую шину 32, запрещая дальней.— .шую запись (считывание) в (из) на— капитель 1 по данному адресу. При сравнении адреса, поступившего от блока 3, и адреса с входа 28 на выходе блока 4 появляется сигнал только тогда, когда записано (считано) столька разрядов информационного кода, сколько была задано управляющим входом 31, в результате чего на выходе блока 18 формируется сигнал, запрещающий дальнейшую запись (считывание) в (из) накопитель 1 по данному адресу. При этом сигнал с выхо.да блока поступает на вход блока 2 и на один из входов элемента И 17, на на второй вход которого поступает сигнал с выхода блока 18, при этом на выходах 32 и 33 присутствуют сигналы, запрещающие соответственно дальнейшую запись (считывание) в (из) накопитель 1 информации как последующих разрядов информационного кода, так и информационных кодов вообще.

Сигнал на выходе 33 сигнализирует о том, что число информационных кодов, заданное входной шиной 26, записано

Гсчитано) в (из) накопитель 1. По1256095

25

35

45

55. следующее считывание (запись) из (в) накопителя 1 возможно только после подачи сигнала обращения на вход 26.

Последовательность ввода и вывода информации в (из) накопитель 1 определяется управляющими сигналами на входах. 22; 30, 23 и 24, которые формируются в зависимости от режима работы устройства.

При работе в режиме параллельного обмена информация может поступать и выдаваться на информационные входы и выходы 19 и 20. При этом на вход

25 поступает сигнал, обеспечивающий считывание выдаваемой информации, по адресу, формируемому блоком 3, и ее вывод производится на выходы 19 и 20, а запись с этих входов и выходов обеспечивается при поступлении сигнала на вход 22.

При работе .в режиме последователь.ного обмена информация может поступать и выдаваться на вход-выход 21.

При этом на вход 24 поступает сигнал, обеспечивающий считывание выдаваемой информации по адресу, формируемому блоком 3, и ее вывод производится на вход-выход 21, а запись с входа 21 обеспечивается при поступлении сигнала на вход 30.

Предлагаемое устройство позволяет производить запись информации и режиме параллельного обмена и считывание этой информации в режиме последовательного обмена или параллельного обмена, а также производить запись информации в режиме последовательного обмена и считывание этой информации в режиме параллельного или последовательного обмена.

Запись (считывание) в режимах параллельного и последовательного обменов начинается по сигналу смены адреса, поступающему на вход 25, только после подачи сигнала обращения на вход 26. В режиме последовательного обмена запись (считывание) информации по следующему адресу производится только после поступления очередного сигнала обращения на вход 26.

Во всех режимах запись (считывание) по одному адресу возможна только того числа разрядов информационного кода, которое определяет сигнал на управляющем входе 31, в результате чего блок 18 запрета вырабатывает сигнал, поступающий на шину сигнализации и запрещающий дальнейшую запись (считывание) по данному адре су. Заданное число информационных кодов в (из) накопитель 1 может записываться (считываться) до тех пор, пока на выходах блоков 18 и 4, а следовательно, и на выходе элемента

И 17 не сформируется сигнал, который запретит заполнение (считывание) в (из) накопитель 1.

Формула изобретения

1. Буферное запоминающее устройство по авт. св. В 1107173, о т л ич а ю щ е е с я тем, что, с целью повышения надежности устройства, в него введены восьмой элемент И и блок запрета, первый вход которого подключен к третьему входу блока управления, второй вход блока запрета является девятым уравляющим входом устройства, третий, четвертый, пятый и шестой входы блока запрета подключены соответственно к четвертому, третьему, второму и первому выходам блока управления, седьмой вход блока запрета подключен к выходу первого элемента И, выход блока запрета является первым управляющим выходом устройства и подключен к третьему входу блока сравнения, и .первому входу восьмого элемента И, второй вход которого подключен к выходу блока сравнения, выход восьмого элемента И является вторым управ— ляющим выходом устройства.

2. Устройство по п. 1, о т л ич а ю щ е е с я тем, что блок запрета содержит элементы ИЛИ с третьего по пятый, первый и второй триггеры, девятый элемент И, коммутатор и элемент НЕ, вход которого является вторым входом блока запрета и подключен к первому управляющему входу коммутатора, второй управляющий вход которого подключен к выходу элемента

НЕ, выход коммутатора является выходом блока запрета, первый и второй информационные входы коммутатора подключены к выходам соответственно девятого элемента И и пятого элемента ИЛИ, выход первого триггера подключен к первым входам девятого элемента И и пятого элемента ИЛИ, выход второго триггера подключен к вторым входам девятого элемента И и пятого элемента ИЛИ, первый вход первого триггера является первым входом блоS 125 ка запрета и подключен к первому вхо— ду второго триггера, вторые входы первого и второго триггеров подключены к выходам соответственно третьего и четвертого элементов ИЛИ, входы которых являются третьим, четвертригге—

6095 Ь тым, пятым и шестым входами блока запрета, третий вход первого триггера является седьмым управляющим входом блока запрета и Подключен к третьему входу второго ра.

1256095

Составитель С. Шустенко

Техред А.Кравчук Корректор Л. Пилипенко

Редактор А. Сабо

Заказ 4830/52 Тираж 543 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4