Устройство для контроля цифровых блоков памяти

 

Изобретение относится к вычислительной технике и может быть использовано для контроля блоков памяти . Целью изобретения является повышение достоверности контроля. Устройство содержит блок синхронизации , первый формирователь эталонных сигналов, блок сравнения, индикаторы . Новыми элементами являются генератор псевдослучайных сигналов, второй формирователь эталонных си1- налов, два коммутатора, счетчик, регистр, дешифратор, формирователь управляющего сигнала, ключ, элемент ИЛИ, элемент НЕ и элемент задержки. Контроль блока памяти выполняется путем записи в него эталонного ко да и последующего сравнения считанной информации с .эталонной. Достоверность контроля повышается благодаря самоконтролю устройства, для чего в нем формируется из эталонного кода всевдослучайная последовательность сигналов с известным числом искусственно введенных ошибок, число которых после прохождения через блоки устройства сравнивается с заранее известным числом ошибок причем совпадение их соответствует . исправности устройства. 2 ил. I (Л to ел О5

СОЮЗ СОВЕТСКИХ .СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

„„Я0„„1256101

А3 (50 4 С 11 С 29/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АBTOPGHOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3873954/24-24 (22) 22.03.85 (46) 07.09.86. Бюл. N - 33 (72) С.А. Косарев, В.В. Дмитриев, А.Н. Дебальчук и Г.С. Анурьев (53) 681.327(088.8) (56) Авторское свидетельство СССР

N -888211, кл. С 11 С 29/00, 1980.

Авторское свидетельство СССР

Ф 926725, кл. G 11 С 29/00, 1980. (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ЦИФРОВЫХ БЛОКОВ ПАМЯТИ (57) Изобретение относится к вычислительной технике и может быть использовано для контроля блоков памяти. Целью изобретения является повышение достоверности контроля.

Устройство содержит блок синхронизации, первый формирователь эталонных сигналов, блок сравнения, индикаторы. Новыми элементами являются генератор псевдослучайных сигналов, второй формирователь эталонных сигналов, два коммутатора, счетчик, регистр, дешифратор, формирователь управляющего сигнала, ключ, элемент

ИЛИ, элемент НЕ и элемент задержки.

Контроль блока памяти выполняется путем записи в него эталонного ко- . да и последующего сравнения считанной информации с .эталонной. Достоверность контроля повышается благодаря самоконтролю устройства, для чего в нем формируется из эталонного кода всевдослучайная последовательность сигналов с известным числом искусственно введенных ошибок, число которых после прохождения через блоки устройства сравнивается с заранее известным числом ошибок, причем совпадение их соответствует . исправности устройства. 2 ил.

1256101

40

Изобретение относится к вычислительной технике и может быть использовано для контроля- блоков памяти.

Цель изобретения — повышение 5 достоверности контроля.

На фиг, 1 приведена функциональная схема предлагаемого устройства; на фиг. 2 — функциональная схема блока синхронизации. 10

Устройство содержит (фиг. 1) блок 1 синхронизации, контролируе-, мый цифровой блок 2 памяти, а также первый 3 и второй 4 формирователи эталонных сигналов, блок 5 сравне- 15 ния, генератор 6 псевдослучайных сигналов, элемент НЕ 7, первый 8 и второй 9 коммутаторы, ключ 10, формирователь 11 управляющего сигнала, элемент 12 задержки, элемент

ИЛИ 13, счетчик 14, первый индикатор

15, регистр 16, дешифратор 17 и второй индикатор 18. На фиг. 1 обозначен вход 19 пуска устройства.

Блок 1 синхронизации содержит. (фиг. 2) генератор 20 сигналов, ключ

21, делитель 22 частоты, счетчик

23 адреса и триггер 24.

Предлагаемое устройство работает следующим образом. 30

Работа устройства осуществляется в два этапа: запись эталонного теста в контролируемый блок 2, при котором одновременно осуществляетСя

,самоконтроль устройства с полной про" 35 веркой его функционирования, и конт" роль блока 2 памяти в режиме воспроизведения записанной информации.

Контроль осуществляется следующим образом.

На вход блока 1 и элемента ИЛИ 13 поступает команда "Сброс", устанавливающая блок 1 и счетчик 14 в исходное состояние, после чего блок 1 начинает формировать адресные коды 45 для формирователей 3 и 4 и генератора 6, а также адреса, поступающие на адресные входы блока 2, и команду "Запись", поступающую на управляющие входы блока 2 и коммутатора 9. 50

В соответствии с поступающими на их входы адресами формирователи 3 и 4 вырабатывают два одинаковых эталонных теста, а генератор 6 формирует последовательный код, состоя- 55 щий из заведомо известного количества единичных импульсов за время записи информации, псевдослучайным образом распределенных в цикле записи. Псевдослучайная последовательность, вырабатываемая генератором 6, пЬступает на управляющий вход коммутатора 8, на первый вход которого поступает эталонный тест с формирователя 3 непосредственно, а на второй вход — через элемент HE 7. Таким образом, на выходе коммутатора

8 формируется эталонный код с заве домо известным числом искусственно введенных (путем инвертирования отдельных разрядов кода) ошибок, ко торый поступает в режиме ||Запись" на выход коммутатора 9 и затем на перв4й вход блока 5, на второй вход которого поступает эталонный код с выхода формирователя 4. Полученные импульсы ошибок поступают на ключ 10, где стробируются узкими импульсами, вырабатываемыми блоком

1, что позволяет избежать случайных ошибок, вызываемых переходными процессами и задержками одного эталонного кода относительно другого. Простробированные импульсы ошибок поступают на вход счетчика 14. По окончании цикла записи блок 1 выдает команду "Воспроизведение" (например, переход иэ состояния логического 0 в состояние логической 1 старшего разряда счетчика), по которой формирователь 11, на вход которого она поступает, вырабатывает узкий импульс, поступающий на управляющий вход регистра 16, по которому информация с выхода счетчика 14 переписывается в регистр 16. Этот же импульс, задержанный элементом 12 на время меньше одного такта записи информации после записи показаний счетчика

14 в регистр 16, устанавливает счетчик 14 в исходное состояние. Данные о количестве искусственных ошибок с выхода регистра 16 поступают на дешифратор 17, который при совпадении числа искусственных ошибок с заранее известным числом (что происходит при полностью исправном контролирующем устройстве) выдает команду на индикатор 18, фиксирующий исправность устройства.

Одновременно по команде "Воспроизведение", поступающей на управляющие входы блока 2 и коммутатора 9, на выход коммутатора 9 начнет поступать ранее записанная в блок 2 информация. С выхода коммутатора 9 она з 1256 поступает на первый вход блока 5, на второй вход которого поступает эталонный код с выхода формирователя 4. В случае неисправности какоголибо числа ячеек памяти в блоке 2 блок 5 формирует импульсы несовпадения, которые стробируются на ключе 10 узкими импульсами, поступающими с блока 1, затем подсчитываются счетчиком 14. Суммарное число оши- 10 бок, соответствующее числу неисправных ячеек памяти блока 2, отображается на индикаторе 15. По окончании цикла "Воспроизведение" (после прохождения конечного адреса) блок 1 15 переходит в исходное состояние— первый адрес цикла "Запись". Повторный запуск устройства осуществляется при поступлении новой команды "Сброс".

Формула изобретения

Устройство для контроля цифровых блоков памяти, содержащее первый формирователь эталонных сигналов, блок сравнения, индикаторы и блок синхронизации, выходы первой группы . которого подключены к входам первого формирователя эталонных сигна1

1лов, выход которого является конт1рольным выходом устройства, адресны,ми выходами которого являются выходы первой группы блока синхронизации, ! о т л и ч а ю щ е е с я тем, что, с целью повышения достоверности контроля, в него введены второй фор" мирователь эталонных сигналов, генератор псевдослучайных сигналов, коммутаторы, формирователь управляющего сигнала, счетчик, регистр, 40

101

4 дешифратор, элемент НЕ, ключ, элемент задержки и элемент ИЛИ, причем входы генератора псевдослучайных сигналов и второго формирователя эталонных сигналов подключены к выходам первой группы блока синхронизации, а выходы — соответственно к управляющему входу первого коммутатора и первому входу блока сравнения, второй вход и выход которого соединены соответственно с выходом второго коммутатора и входом ключа, управляющие входы которого подключены к выходам второй группы блока синхронизации, выход которого соединен с управляющим входом второго коммутатора и входом формирователя управляющего сигнала, выход которого подключен к тактовому входу регистра и входу элемента задержки, выход которого соединен с первым входом элемента ИЛИ, выход которого подключен к установочному входу счетчика, счетный вход котброго соединен с выходом ключа, а выходы подключены к входам первого индикатора.и регистра, выходы которого соединены с входами дешифратора, выход которого подключен к входу второго индикатора, первый вход первого коммутатора соединен с выходом элемента НЕ, вход которого подключен к выходу первого формирователя эталонных сигналов и второму входу первого коммутатора, выход которого соединен с первым входом второго коммутатора, второй вход которого является информационным входом устройства,входом пус° ка которогоявляются входблока синхронизации ивторой вход элемента ИЛИ, 1

1256101

Иа 30

Составитель Т.Зайцева

Редактор А.Сабо Техред А.Кравчук Корректор В.Бутяга

Заказ 4830/52 Тираж 543 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграФическое предприятие, r. Ужгород, ул.Проектная, 4