Синтезатор частот

 

Изобретение относится к радиотехнике. Расширяется диапазон выходных частот и повышается точность их установки. Синтезатор содержит программируемый делитель частоты, управляемый элемент задержки (УЭЗ) 2, два накапливающих сумматора (НС) 3 и 5, блок 4 формирования кода частоты и триггер (Т) 6. По коду, вырабатываемому в НС 3, осуш,ествляется в УЭЗ 2 задержка импульсов входной последовательности . Эта задержка компенсирует временную ошибку положения импульсов. Каждый импульс на выходе УЭЗ 2 тактирует НС 3 и 5 и Т 6. Тактовые импульсы в НС 5 осуществляют накопление числа Z по модулю р. После переполнения НС 5 () сигнал переполнения поступает на тактовый вход Т 6. Следующий тактовый (1 +1)-й импульс перепишет сигнал переполнения на выход Т 6, связанный с входом переноса НС 3. Т. обр., отпадает необходимость в последовательном вычислении за один период в обоих НС 3 и 5. Цель достигается введением НС 5 и Т 6, позволяющих синтезатору либо увеличить максим, выходную частоту при данной элементной базе, либо за счет перехода к менее быстродействующим сериям интегральных микросхем уменьшить их потребление при сохранении заданного диапазона выходных частот. 1 ил. 1О (Л ллг 1C СП Од 00 оо

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (1) 4 Н 03 В 19 00

Q(lpr

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3884029/24-09 (22) 12.04.85 (46) 07.09.86. Бюл. № 33 (72) A. Н. Гордонов, И. H. Гуревич и М. М. Зарецкий (53) 621.373.42 (088.8) (56) Авторское свидетельство СССР № 1125733, кл. Н 03 В 19/00, 27.04.82.

Авторское свидетельство СССР № 1054905, кл. Н 03 К 23/02, 14.07.81. (54) СИНТЕЗАТОР ЧАСТОТ (57) Изобретение относится к радиотехнике.

Расширяется диапазон выходных частот и повышается точность их установки. Синтезатор содержит программируемый делитель

l частоты, управляемый элемент задержки (УЭЗ) 2, два накапливающих сумматора (НС) 3 и 5, блок 4 формирования кода частоты и триггер (Т) 6. По коду, вырабатываемому в НС 3, осуществляется в УЭЗ 2

„„Я0„„1256133 А 1 задержка импульсов входной последовательности. Эта задержка компенсирует временную ошибку положения импульсов. Каждый импульс на выходе УЭЗ 2 тактирует НС 3 и 5 и Т 6. Тактовые импульсы в НС 5 осуществляют накопление числа Z по модулю р. После переполнения НС 5 (iZ )P) сигнал переполнения поступает на тактовый вход Т 6. Следующий тактовый (i+1)-й импульс перепишет сигнал переполнения на выход Т 6, связанный с входом переноса НС 3. Т. обр., отпадает необходимость в последовательном вычислении за один период в обоих НС 3 и 5.

Цель достигается введением НС 5 и Т 6, позволяющих синтезатору либо увеличить максим. выходную частоту при данной элементной базе, либо за счет перехода к менее быстродействующим сериям интегральных микросхем уменьшить их потребление при сохранении заданного диапазона выходных частот. 1 ил.

1256133

Изобретение относится к радиотехнике и может быть использовано в приемопередающих устройствах и в измерительной технике.

Цель изобретения — расширение диапазона и повышение точности установки вы5 ходных частот.

На чертеже представлена структурная электрическая схема синтезатора частот.

Синтезатор частот содержит программирующий делитель 1 частоты, управляемый !О элемент 2 задержки (УЭЗ), первый накапливающий сумматор (НС) 3, блок 4 формирования кода частоты, второй НС 5, триггер 6.

Синтезатор частот работает следующим образом.

На вход блока 4 формирования кода подан код требуемой выходной частоты. На вход программируемого делителя 1 частоты подана импульсная последовательность опорной частоты fo.

От блока 4 формирования кода частоты на управляющие входы программируемого делителя 1 подается код числа N, на кодовые входы первого и второго НС 3 и 5 — коды чисел у и z соответственно. Код числа определяет емкость второго НС 5. Коды чисел N, у, z и р вырабатываются в блоке 4 по заданному коду номинала выходной частоты fs x в соответствии с формулой (для определенности предполагается управление

УЭЗ 2 в двоичной системе счисления)

30 î ф+ Х+

) Z р2 где И = h—, — целая части отношения /о/,„».

Но1

) т — число двоичных разрядов первого НС 3, равное числу разрядов УЭЗ 2;

y=((+ — Ш l).2" — первые т двоичных рав. )щц(/ ы рядов дробно и части отношения fo/f., 40

=- <- = (м+- — - ), р2

В качестве блока формирования кода 4 может быть использован микропроцессор, ЭВМ, ОЗУ, ПЗУ и т. д. К блоку 4 не предьявляются требования по быстродействию, 4S так как коды на его выходе изменяются один раз при изменении номинала выходной частоты. В качестве триггера 6 может быть использован !К-триггер, D-триггер и т. д.

На вход программируемого делителя 1 частоты поступает импульсная последовательность с частотой fo. На выход делителя 1 частоты передается либо N-й, либо (N+1)-й входной импульс в зависимости от отсутствия или наличия сигнала переполнения первого НС 3. Ошибка во временном положении этих импульсов At; (относительно равномерной импульсной последовательности выходной частоты) индивидуальна для каждого импульса и изменяется в пределах от 0 до

To= .

В УЭЗ 2 осуществляется задержка импульсов по коду, вырабатываемому первым

НС 3, компенсирующая временную ошибку до величины, не превосходящей т = 2 То.

Каждый импульс на выходе УЭЗ 2 тактирует первый НС 3, второй НС 5 и триггер 6.

Во втором НС 5 тактовые импульсы осуществляют накопление числа z no модулю р.

После переполнения второго НС 5 (iz)P) сигнал переполнения поступает на тактовый вход триггера 6. Следующий тактовый импульс (+1) -й переписывает сигнал переполнения на выход триггера 6, связанный с входом переноса первого НС 3. Таким образом, отпадает необходимость в последовательном вычислении за один период T- .=

= — в обоих НС 3 и 5. »

Время, затраченное на вычисление во втором НС 5, не суммируется с временем вычислений в первом НС 3. Даже если время вычисления во втором НС 5 больше Т, он в свою очередь может быть разбит на составные части, разделенные триггером 6.

Постоянная временная задержка сигнала на входе переноса первого НС 3 на несколько периодов Т,, не влияет на закон изменения кода на выходе триггера 6 и, следовательно, не ухудшает условий компенсации временной ошибки в УЭЗ 2.

В первом НС 3 каждый выходной импульс

УЭЗ 2 осуществляет добавление числа у или у+1 в зависимости от сигнала на выходе триггера 6. Так как появление сигнала переноса на выходе триггера 6 распределено во времени максимально равномерным способом, то и чередование слагаемых у и у+1 в максимальной степени приближено к равномерному, что обеспечивает минимальную ошибку во временном положении импульсов на выходе УЭЗ 2, не превышающую т.

Пример. Рассмотрим формирование частоты / 300 кГц в предлагаемом синтезаторе частот. Пусть fo = 10 МГц, а УЭЗ 2 управляется восьмиразрядным двоичным кодом. Тогда отношение частот имеет вид

Хзы 0,3 2 3 2

k- = 33+ 85+ 1-, и блок формирования кода 4 вырабатывает код N =33, определяющий коэффициент деления делителя 1 частоты; код у = 85, поступающий на кодовые входы первого

НС 3, код z = 1, поступающий на кодовые входы второго НС 5, код P = 3, определяющий емкость второго НС 5.

Во втором НС 5 осуществляется накопление числа 1 по модулю 3, т. е. каждый третий выходной импульс вызывает переполнение второго НС 5.

Этот сигнал с запаздыванием на такт переносится на выход триггера 6 и в первом

НС 3 за два такта добавляется код числа 85, 1256133

Формула изобретения

Составитель Ю. Ковалев

Редактор Н.Марголина Техред И. Верес Корректор И.Муска

Заказ 4833/54 Тираж 816 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж вЂ” 35, Раушская наб., д. 4/5

Филиал ППП «Патент», г. Ужгород, ул. Проектная, 4 а в третий такт — код числа 86 (за счет появления сигнала на входе переноса). Ошибка во временном положении первого импульса на выходе УЭЗ 2 равна -а-т (— -- То), 1

3 768 (второго импульса - -т (— -- То), для третьего г импульса ошибка равна нулю.

Точность номинала выходной частоты обеспечивается точной реализацией заданного отношения fo/ja x. Время, затрачиваемое на вычисление кода задержки следующего выходного импульса, сведено к минимуму, что позволяет увеличить выходную частоту до величины

r- -- = — —, тт+ тт2 где Tm = время срабатывания m-разрядного основного НС 3; тт2 — время срабатывания триггера 6.

Таким образом, предлагаемый синтезатор частот позволяет либо увеличить максимальную выходную частоту при данной элементной базе, либо уменьшить потребление за счет перехода к менее быстродействующим сериям интегральных микросхем при сохранении заданного диапазона выходных частот.

В рассмотренном примере исключено отклонение выходной частоты от номинала.

При этом первый НС 3 постоянной емкости содержит восемь двоичных разрядов, ЗО второй НС 5 переменной емкости выполнен на базе восьмиразрядного двоичного сумматора.

Синтезатор частот, содержащий последовательно соединенные программируемый делитель частоты и управляемый элемент задержки, первый накапливающий сумматор и блок формирования кода частоты, первый и второй кодовые выходы которого подключены соответственно к управляющему входу программируемого делителя частоты и к кодовому входу первого накапливающего сумматора, выход переноса которого соединен с вторым управляющим входом программируемого делителя частоты, отличающийся тем, что, с целью расширения диапазона и повышения точности установки выходных частот, в него введены последовательно соединенные второй накапливающий сумматор и триггер, выход которого подключен к входу переноса первого накапливающего сумматора, тактовые входы триггера, первого и второго накапливающих сумматоров объединены и подключены к выходу управляемого элемента задержки, управляющий вход которого соединен с кодовым выходом первого накапливающего сумматора, кодовый вход и вход установки величины переменной емкости второго накапливающего сумматора соединены соответственно с третьим и четвертым кодовыми выходами блока формирования кода частоты.