Многоканальный коммутатор

 

Изобретение относится к автоматике и контрольно-измерительной технике и может быть использовано в системах управления и контроля. Цель изобретения - снижение потребляемой мощности. Коммутатор содержит п-разрядный двоичный счетчик 1, () ключей 2 и дешифратор 6. Введение элемента 3 задержки, триггера 4, элементов ИЛИ 5, элемента ИЛИ 7 с (m-l) входами, п параллельных цепей 8, каждая из которьи включает элемент 9 запрета, элемент И 10 и элемент ИЛИ 11, и (т-1) параллельных цепей 12, каждая из которых состоит из триггера 13,элементов ИЛИ 14 и 15, элемента 16 задержки, элемента 17 запрета и элемента И 18, упрощает устройство, что обеспечивается логикой работы дешифратора 6, 2 табл. 1 ил. Л7 (П С

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

А1

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCHQMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОЧНРЫТИЙ (21) 3874706/24-21 (22) 20.03.85 (46) 07.09.86, Был, В 33 (72) Ю.А,Дейкин (53) 621.374(088.8) (56) Авторское свидетельство СССР

9 329531, кл. G 06 F 15/46, 1973.

Авторское свидетельство СССР

У 1073778, кл. G 06 F 15/46, 1984. (54) МНОГОКАНАЛЬНЬ И КОММУТАТОР (57) Изобретение относится к автоматике и контрольно-измерительной технике и может быть использовано в системах управления и контроля. Цель изобретения — снижение потребляемой (19} (11) д1) 4 Н 03 К 17/00, G 06 Р 15/46 мощности. Коммутатор содержит и -разрядный двоичный счетчик 1, (2 -2) ключей 2 и дешифратор 6. Введение элемента Э задержки, триггера 4, элементов ИЛИ 5, элемента ИЛИ 2 с (m-1) входами, ri параллельных цепей

8, каждая из которых включает элемент 9 запрета, элемент И 10 и элемент ИЛИ 11, и (e-1) параллельных цепей 12, каждая из которых состойт из триггера 13, элементов ИЛИ 14 и

15, элемента 16 задержки, элемента

17 запрета и элемента И 18, упрощает устройство, что обеспечивается логикой работы дешифратора 6. 2 табл.

1 ил.

1256190

10 нову предлагаемого устройства.

На чертеже изображена функциональная схема многоканального коммутатора.

Устройство содержит и-разрядный двоичный счетчик 1, (2"-2) ключей

2, первый элемент 3 задержки, первый триггер 4, первый элемент ИЛИ 5, де20

Кодовая ком 1* T зиция

0 0 0 рой элемент 16 задержки, второй элеЗ0 мент 17 запрета и второй элемент

0 0

0 1

0 I

0

0

Таблица 2

Кодовая композиция х, х, 1 х, 0 1 1

О 1

0 0

0 0

Изобретение относится к автомати.к, ке и контрольно-измерительной техни.ке и может быть использовано в системах .управления и контроля„ например в командных необслуживаемых устройствах.

° .

Цель изобретения - снижение потребляемой коммутатором мощности при сохранении функциональных возможностей устройства за счет упрощения последнего, что обеспечивается логикой работы .дешифратора.

При дешифрации п- ðàçðÿäíîãî двоичного кода и реализации всех комбинаций этого кода число выходов де. шифратора М равно M=2". В табл. 1 показано функционирование двшифратора для п 3, в табл. 2 — функционирование дешифратора для инверсных значений 5-8 кодовых комбинаций.

Таблица 1

Код на входах де- Выход шифратора дешифраИнверсный код на Выход входах дешифратора дешифра35

Таким образом, инверсные значения

5-8 кодовых посылок возбуждают те же выходы дешифратора, что прямые значения 1-4 кодовых посылок. Отсюда вытекает возможность построения дешифратора с числом выходов ш

M н- — = 2 которая и положена в осх

М шифратор 6 с и входами и m=-- = 2

2 выходами, элемент ИЛИ 7 с (m-1) входами, и параллельных цепей 8, каждая из которых содержит первый элемент

9 запрета, первый элемент И 10 и второй элемент ИЛИ 11 (m-1) параллельных цепей 12, каждая из которых включает второй триггер 13, третий!

14 и четвертый 15 элементы ИЛИ, втоИ 18.

Двоичный и-разрядный счетчик

1, счетный и установочный входы которого подключены соответственно к информационному 19, управляющему 20 входам устройства, имеет 2 " парафазных выходов, где n — количество разрядов.

Первый элемент 3 задержки имеет временную задержку, меньшую, чем период следования тактовых импульсов, поступающих на информационный вход 19 устройства. Время задержки на элементе 3 определяется временем срабатывания ключа 2.

Первый 4 и второй 13 триггеры представляют собой. RS-триггеры, каждый из которых имеет два раздельных установочных входа и срабатывает от импульсов (перепадов напряжения) положительной полярности.

Дешифратор 6, например, с однофазными входами имеет и входов и ш ь-( — " 2 выходов, в коммутаторе вы-, ход 0 не используется. Коммутирующие сигналы на выходах дешифратора могут быть стробируемыми..

1256

Второй элемент 16 задержки исклю1 чает состязание элементов, в частнос- ти триггеров 13. Второй элемент 16 задержки полярности поступающих на него сигналов не изменяет. Суммарное время задержки на элементах 3 и

16 задержки не превышает периода следования тактовых импульсов, Многоканальный коммутатор работает следующим образом.

Управляющий сигнал по входу 20 устанавливает в нулевое состояние двоичный счетчик 1, первый триггер 4 и вторые триггеры 13 всех параллельных цепей 12, кроме триггера 13 пер- 15 вой цепи, который при этом через первый элемент ИЛИ 5 устанавливается в единичное состояние, подготавливая второй элемент 17 запрета первой цепи 12 для нропускания коммутирую- 20 щего потенциала на ключ 2 с первого выхода дешифратора 6.

3 csfywae безошибочной работы устройства с поступлением первого тактового импульса на счетный вход счет- 25 чика 1 на его прямых выходах формируется код, который через первые элементы 9 запрета и вторые элементы

ИЛИ 11 поступает на входы дешифратора 6. 30

На первом выходе дешифратора 6 появляется коммутирующий потенциал, поступающий через третий элемент

ИЛИ 14 и второй элемент 17 запрета первой цепи 12 на соответствующий ключ 2.Одновременно сигнал с первого вы хода дешифратора 6 через элемент ИЛИ

7 с (m-1) входами, третий элемент ИЛИ 14 и второй элемент 17 запрета первой цепи поступает на управляющий вход соответствующего ключа 2, подтверждая его сработанное состояние.

По этой же цепи формируется сигнал коррекции в случае появления ложного сигнала íà j-м выходе дешифратора.4

Задержанный сигнал с выхода первого элемента 3 задержки через четвертые элементы ИЛИ 15 всех параллельных цепей 12 поступает íà R-вхо- ды триггеров 13. При этом триггер 13 5< первой цепи 12 возвращается в нулевое состояние и подтверждается нулевое состояние триггеров 13 остальных цепей.

При возвращении триггера 13 первой цепи 12 в нулевое состояние сигнал с его прямого выхода через второй элемент 16 задержки устанав190 4 ливает триггер 13 второй цепи 12 в единичное состояние.

Далее устройство работает аналогично до появления коммутирующего потенциала на последнем m-м выходе дешифратора 6, который поступает на соответствующий ключ 2. Задержанный импульс с выхода первого элемента

3 задержки через элемент ИЛИ 15 возвращает второй триггер 13 (m-1.)-Й цепи в нулевое состояние. При этом положительный перепад напряжения через второй элемент 16 задержки приводит в единичное состояние первый триггер 4 и второй триггер 13 первой параллельной цепи 12.

При установке первого триггера 4 в единичное состояние закрываются все первые 9 и вторые 17 элементы запрета и подготавливаются к открытиювсе первые 10 и вторые 18 элементы И.

При поступлении последующих тактовых импульсов на счетный вход счетчика 1 на входы дешифратора 6 через первые элементы И 10 и вторые элементы ИЛИ 11 параллельных цепей 8 подается инверсное значение кода, при этом возбуждаются первый и последующие выходы дешифратора 6 (табл.23

Коммутирующий потенциал с выхода дешифратора 6 через третий элемент

ИЛИ 14, второй элемент И 18, подготовленный к открытию первым 4 и вторым 13 триггерами, поступает на соответствующий ключ 2. В остальном работа устройства аналогична.

Формула изобретения

Многоканальный коммутатор, содержащий п-разрядный двоичный счетчик, счетный и установочный входы которого подключены соответственно к информационному и управляющему входам устройства, (2"- -2) ключей и также дешифратор с и входами, отличающийся тем, что, с целью снижения потребляемой коммутатором мощности, введен первый элемент задержки, вход которого подключен к информационному входу коммутатора, первый триггер, R-вход которого подключен к управляющему входу коммутатора, первый элемент

ИЛИ, элемент ИЛИ с (m-1) входами и также и параллельных цепей, каждая из которых содержит первый элемент запрета, первый элемент И и второй

6190 Ь выход каждого из которых соединен с управляющим входом соответствующего ключа, и к входу второго элемента задержки, выход которого подключен к

S-входу триггера (j+1) — и параллельной цепи, кроме элемента задержки (m-1)-й цепи, выход которого подключен к S-входу второго триггера первой цепи через первый вход пер10 вого элемента ИЛИ и непосредственно к S-входу первого триггера, прямой выход которого соединен с инверсными входами всех первых и вторых элементов запрета, с вторыми входами всех

15 первых элементов И и с третьими входами всех вторых элементов И, второй вход первого элемента ИЛИ соединен с управляющим входом коммутатора и с первыми входами четвертых

20 элементов ИЛИ всех (ш-1) параллельных цепей, кроме первой, выходы которых подключены к R-входу второго триггера соответствующей цепи, к вторым входам четвертых элементов ИЛИ всех

25 цепей подключен выход первого элемента задержки.

5 125 элемент ИЛИ, (m-1) параллельных цепей, каждая из которых включает второй триггер,.третий и четвертый элементы ИЛИ, второй элемент задержки, второй элемент запрета и второй элемент И, причем прямой и инверсный выходы счетчика i-го разряда подключены соответственно к прямому входу первого элемента запрета и первому входу первого элемента И, выходы которых через второй элемент ИЛИ подключены к i-му входу дешифратора, а 3-й выход дешифратора подключен к первому входу третьего элемента ИЛИ

)-й параллельной цепи и j-му входу элемента ИЛИ с (m-1) входами, выход которого подключен к вторым входам третьих элементов ИЛИ всех (m-1) параллельных цепей, выход третьего элемента ИЛИ подключен к первому прямому входу второго элемента запрета и первому входу второго элемента И, прямой выход второго триггера подключен к второму прямому входу второго элемента запрета, второму входу второго элемента И, Составитель Л, Багян редактор И. Шулла Техред А.Кравчук Корректор M. Пожо

Заказ 4836/57 Тираж 816 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д, 4/5

Производственно-полиграфическое предприятие,г.Ужгород,ул,Проектная. 4