Устройство фазовой синхронизации

 

Изобретение относится к радиотехнике . Расширяется полоса захвата фазовой синхронизации. Устройство содержит цифровой фазовый детектор 1, состоящий из перемножителя 24 и АЦП 25, цифровой фильтр 2 нижних частот, два сумматора 3 и 4, регистр сдвига (PC) 5, опорный генератор 7, формирователь 8 импульсов, блок 9 добавления-вычитания импульсов и делитель 10 частоты (ДЧ). Для достижения цели в устройство введены PC 6, два ДЧ 11 и 12, распределитель 13 импульсов, четыре элемента И 14- 17, четыре элемента И-НЕ 18-21 и два элемента ИЛИ 22 и 23. При этом сдвиг фазы выходного сигнала происходит за счет изменения количества импульсов на выходе ДЧ tO блоком 9 добавления-вычитания импульсов. Добавление или стирание одного импульса скачком изменяет фазу выходного сигнала на величину i2 ir/D, где D - коэффициент деления частоты ДЧ 10. 1 ил. S (Л

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

А1 (19) (11) (s)) 4 Н 04 Т. 7/02

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3880794/24-09 (22) 03.04.85 (46) 07.09.86. Бюл. 11 33 (72) Н.И. Козленко, А.P. Попов и Л.И. Алгазинова (53) 621.394.662 (088.8) (56) Системы фазовой автоподстройки частоты с элементами дискретизации. /Под ред. В.В. Шахгильдяна, М.: Связь, 1979, с. 152, рис. 4.29.

Авторское свидетельство СССР

У 1116545, кл. Н 04 Ь 7/02, 1982. (54) УСТРОЙСТВО ФАЗОВОЙ СИНХРОНИЗАЦИИ (57) Изобретение относится к радиотехнике. Расширяется полоса захвата фазовой синхронизации. Устройство содержит цифровой фазовый детектор

1, состоящий из перемножителя 24 и

АЦП 25, цифровой фильтр 2 нижних частот, два сумматора 3 и 4, регистр сдвига (РС) 5, опорный генератор 7, формирователь 8 импульсов, блок 9 добавления-вычитания импульсов и делитель 10 частоты (ДЧ) . Для достижения цели в устройство введены

PC 6, два ДЧ 11 и t2, распределитель

13 импульсов, четыре элемента И 1417, четыре элемента И-НЕ 18-21 и два элемента ИЛИ 22 и 23. При этом сдвиг фазы выходного сигнала происходит за счет изменения количества импульсов на выходе ДЧ 10 блоком

9 добавления-вычитания импульсов.

Добавление или стирание одного импульса скачком изменяет фазу выходного сигнала на величину 4 2 /Э, где D — коэффициент деления частоты ДЧ 10. 1 ил.

1 1

Изобретение относится к радиотехнике и может быть использовано для фазовой синхронизации н приемниках дискретной информации.

Целью изобретения является расширение полосы захвата фазовой синхронизации.

На чертеже приведена структурная электрическая схема устройства фаэовой синхронизации, Устройство фазовой синхронизации содержит цифровой фазовый детектор цифровой фильтр 2 нижних частот, первый и второй сумматоры 3 и 4, регистр 5 сдвига, дополнительный регистр 6 сдвига, опорный генератор

7, формирователь 8 импульсов, блок

9 добавления-вычитания импульсов, делитель 10 частоты, первый и нторой дополнительные делители 11 и 12 частоты, распределитель 13 импульсов, первый 14, второй 15, третий 16 и четвертый 17 элементы И, первый 18, второй 19, третий 20 и четнертый

21 элементы И-НЕ, первый 22 и вто.рой 23 элементы ИЛИ, а цифровой фазовый детектор содержит перемножитель 24 и аналого-цифровой преобразователь (АЦП) 25.

Устройство фазовой синхронизации работает следующим образом.

На сигнальный вход цифрового фазового детектора 1 поступает входной сигнал, на второй вход - сигнал с выхода делителя 10 частоты. Цифровой фазовый детектор 1 может быть выполнен в виде последовательно сое- диненных перемножителя 24 и АЦП 25, Сигнал рассогласования, снимаемый с выхода перемножителя 24, через элемент времени 1/f преобразуется в АЦП 25 в код. Частота дискретизации f выбирается из условия

f> 21„, где Г„ — расстройка по частоте.

Код фазового рассогласования поступает на цифровой фильтр 2 нижних частот и второй сумматор 4.

Цифровой фильтр 2 нижних частот нь1полняет функцию цифрового интегрирующего устройства, а пропорциональная ветвь образуется соединением выходных разрядов АЦП 25 с вторым сумматором 4. Код АЦП 25 и код цифрового фильтра 2 нижних частот управляют частотой выходного сигнала, снимаемого с делителя 10 частоты.

При поступлении на тактовый вход

256226 2

55 регистра 5 сдвига или дополнительного регистра 6 сдвига импульсов в моменты времени ti = nT ; t2 = ПТ2 где Т вЂ” период тактовых импульсов регистра 5 сдвига, Т, — период тактовых импульсов дополнительного регистра 6 сдвига, к содержимому дополнительного регистра 6 сдвига добавляется двоичный код цифрового фильтра 2 нижних частот, а к содержимому регистра 5 сдвига — двоичный код АЦП 25. Появление на выходах переноса первого 3 и второго 4 сумматоров сигналов переноса, если код прямой, или займа, если код дополнительный, разрешает коррекцию фазы выходного сигнала.

При прямом коде с цифрового фильтра 2 нижних частот на входе третьего элемента И 16 присутствует "1".

При появлении сигнала переноса на выходе р первого сумматора 3 разрешается прохождение тактового импульса с выхода второго дополнительного делителя 12 частоты через третий элемент И 16 на второй вход первого элемента ИЛИ 22, на первом входе которого присутствует "0" (так как 111 и fag сдвинуты один относительно другого). Выходные импульсы первого элемента ИЛИ 22 поступают на вход блока 9 добанлениявычитания импульсов и скачком изменяют фазу выходного сигнала

2ц на—

При дополнительном коде с цифрового фильтра 2 нижних частот на входе третьего элемента И 16 присутстнует "0", а на его выходе — тоже

"О". На третьем входе четвертого элемента И 17 присутствует "1". При появлении займа ("0") на выходе Р первого сумматора 3 разрешается про" хождение тактового импульса с второго. дополнительного делителя 12 частоты через четвертый элемент И 17 на вход второго элемента ИЛИ 23, на другом входе которого присутствует

11 11

0 . Выходные импульсы второго элемента ИЛИ 23 поступают на вход управления блока 9 до б авления -вычитания импульсов и скачком изменяют фазу

21 выходного сигнала на — — .

Второе плечо, включающее второй сумматор 4, регистр 5 сдвига, первый 14 и второй 15 элементы И и пер3 1 вый 18 и второй 19 элементы И-НЕ, работает аналогично.

Сдвиг фазы выходного сигнала происходит за счет изменения количества импульсов на выходе делителя

10 частоты блоком 9 добавления-вычитания импульсов. Добавление или стирание одного импульса скачком изменяет фазу выходного сигнала на ве2% личину Т вЂ, где D — - коэффициент деления частоты делителя 10.

С выходов первого 11 и второго

12 делителей частоты поступают короткие тактовые импульсы частотой и f на вход регистра 5 сдвига и дополнительного регистра 6 сдвига соответственно. Дополнительные делители 11 и 12 частоты подключаются к разным выходам распределителя 13 импульсов так, что тактовые импульсы с частотой f, и f не совпадают по времени.

Крутизна характеристики для сигнала, снимаемого с АЦП 25, задается выбором тактовой. частоты fz, Крутизна характеристики для сигнала, снимаемого с выхода цифрового фильтра 2 нижних частот, задается выбором тактовой частоты f

Уе

S

2 D

Задаваясь крутизной характеристики управления S u S можно получать требуемую шумовую полосу устройства.

Формула изобретения

Устройство фазовой синхронизации, содержащее цифровой фазовый детектор, выходы которого через цифровой фильтр нижних частот подключены к первым входам первого сумматора, опорный генератор, выход которого через последовательно соединенные формирователь импульсов, блок добавления-вычитания импульсов .и делитель частоты подключен к одному из входов цифрового фазового детектора, который является выходом устройства, сигнальным входом которого является другой вход цифрового фа-. зового детектора, а также второй

256226

55 сумматор, выходы которого через регистр сдвига подключены к одним из входов второго сумматора, о тл и ч а ю щ е е с я тем, что, с целью расширения полосы захвата фазовой синхронизации, в него введены дополнительный регистр сдвига, элементы И-HE элементы И, элементы ИЛИ, дополнительные делители частоты и распределитель импульсов, при этом выходы цифрового фазового детектора подключены к другим входам второго сумматора, выход переноса которого подключен к первому входу первого элемента И непосредственно и к первому входу второгоэлемента И через первый элемент И-HE выход знакового разряда цифрового фазового детектора подключен через второй элемент И-HE к второму входу первого элемента И и непосредственно к второму входу второго элемента И, третий вход которого объединен с третьим входом первого элемента И и с тактовым входом регистра сдвига и подключен к выходу первого дополнительного делителя частоты, выходы первого и второго элементов И соответственно через первый и второй элементы ИЛИ подключены к соответствующим входам блока добавления-вычитания импульсов, выходы первого сумматора через дополнительный регистр сдвига подключены к вторым входам первого сумматора, выход переноса которого подключен к первым входам третьего элемента И непосредственно и к пер1 вому входу четвертого элемента И через третий элемент И-НЕ, выход знакового разряда цифрового фильтра нижних частот подключен через четвертый элемент И-НЕ к второму входу третьего элемента И и непосредственно к второму входу четвертого элемента И, третий вход которого объединен с третьим входом третьего элемента И и с тактовым входом дополнительноГо регистра сдвига и подключен к выходу второго дополнительного делителя частоты, выходы третьего и четвертого элементов И подключены соответственно к вторым входам первого и второго элементов ИЛИ, а выход формирователя импульсов подключен к входам первого и второго дополнительных делителей частоты.