Устройство для деления

 

Изобретение относится к вычислительной технике и может быть использовано при построении быстродействующих арифметических устройств. оперирующих с двоичными кодами. Целью изобретения является повышение быстродействия устройства за счет предварительной оценки отдельных разрядов частного с ггоследукщей (в слу чае необходимости) коррекцией уже найденных, разрядов. Устройство построено на матричном принципе с использованием способа деления с восстановлением остатка. Оно включает матрицу операционных модулей, блоки определения разряда частного и блоки управления коррекцией. Новым в устройстве является наличие блоков определения разрядов частного и блоков управления коррекцией, а также то, что каждый модуль снабжен цепями для нахождения в строке матрицы разряда, генерирующего перенос в знаковый разряд . 4 ип. (П

СООЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

А1

«Е а1

f594 606 F 7 52

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н АВТОРСКОМУ СВИДПФЛЬСГВУ

° ° ма

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3776988/24-24 (22) 31.07.84 (46) 15.09.86. Бюл. У 34 (71) Минский радиотехнический институт (72) А.Т. Пешков и А.А. Пешков (53) 681.325.5(088.8) (56) Авторское свидетельство СССР

Р 840900, кл. G 06 F 7/52, 1981.

Авторское свидетельство СССР

Р 847703, кл. G 06 F 7/62, 198\.

Карцев М.А., Брик В.А. Вычислительные системы и синхронная арифметика. М.: Радио и связь, 1981, с. 541, рис. 5.4..1. (54) УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ (57) Изобретение относится к вычислительной технике и может быть использовано при построении быстродействующих арифметических устройств, оперирующих с двоичными кодами. Целью изобретения является повышение быстродействия устройства sa счет предварительной оценки отдельчых разрядов частного с последующей (в случае необходимости) коррекцией уже найденных. разрядов. Устройство построено на матричном принципе с использованием способа деления с восстановлением остатка. Оно включает матрицу операционных модулей, блоки определения разряда частного и блоки уп" равления коррекцией. Новым в устройстве является наличие блоков определения разрядов частного и блоков управления коррекцией, а также то, что е каждый модуль снабжен цепями для нахождения в строке матрицы разряда, генернрукнцего перенос в знаковый разряд. 4 иа, 1 !2576

Изобретение относится к вычисли.тельной технике и предназначено для использования в составе электронных вычислительных устройств.

Целью изобретения является повышение быстродействия устройства для деления за счет предварительной оценки отдельных разрядов частного с последующей (в случае необходимости) коррекцией найденных разрядов. 10

На фиг. 1 а,б приведена схема устройства для деления для семиразрядных операндов с формированием пятиразрядного частного; на фиг. 2 — схема модуля; на фиг. 3 — схема блока 15 определения разряда; на фиг. 4 — схема блока управления коррекцией.

Устройство для деления (фиг. 1) содержит модули 1, блоки 2 определе— ния разряда (БОР), блоки 3 управле- 20 ния коррекцией (БУК), входную шину 4 делителя устройства, входную шину 5 делимого устройства, шины 6 и 7 соответственно логической единицы и логического нуля устройства. 25

Модуль (фиг. 2) содержит элемент

НЕ 8, сумматор 9, элементы И 10-16, элементы ИЛИ 17, 18, элемент И 19, элемент НЕ 20, элемент ИЛИ 21.

БОР (фиг. 3) содержит элементы

И 22-26, элемент ИЛИ 27, элементы

И 28-30, элемент HE 31, элементы

И 32-34, элемент ИЛИ 35, элемент И 36, элементы ИЛИ 37-39 элемент НЕ 40

Ъ

35 элемент ИЛИ 41, элемент И 42, элементы НЕ 43, 44, элементы И 45-49, элементы НЕ 50,51,, элементы ИЛИ 52-54, элемент И 55, элемент ИЛИ 56, эле— мент И 57.

БУК (фиг. 4) содержит элемент

ИЛИ 58, элемент НЕ 59, элемент ИЛИ 60, элемент НЕ 61, элементы И 62-64, элементы ИЛИ 65 и 66.

Модули расположены по строкам и столбцам матрицы, причем j i-й модуль — это модуль, расположенный в

i-й строке и j ì столбце матрицы.

Каждый БОР относится к одной строке матрицы модулей, L-fc БОР относится к -й строке матрицы модулей и определяет i-й разряд частного. Каждый БУК относится к одной строке матрицы модулей, причем i-й БУК относится к i-й строке матрицы модулей и управляет 55 коррекцией х-го разряда частного.

В предлагаемом устройстве используется матричный способ деления с

37 2 восстановлением остатка, основанный на следующем.

Каждая строка матрицы операционных элементов модулей вычитает иэ результата, полученного на предыдущей строке, значение делителя, формирует текущий остаток в виде двурядного кода (код поразрядных переносов и код поразрядных сумм) и передает на выход результата строки или сформированный двухрядный код остатка (если найденное значение текущего разряда частного равно единице), или результат, полученный на предыдущей строке, т.е. восстановленный остаток (если найденное значение текущего разряда частного равно нулю). Значение текущего разряда частного определяется по знаку остатка в соответствующей строке, который, в свою очередь, определяется на основании анализа четырех старших разрядов операндов, поступающих на операционные модули строки (в число старших разрядов входит знаковый разряд и следующие за ним три старших разряда) .

Решение о знаке остатка (или о значении текущего разряда частного) принимается по следующему правилу: если на основании анализируемых разрядов можно утверждать, что знак остатка будет отрицательным, то в качестве значения искомого разряда частного берется нуль; если на основании анализируемых разрядов можно утверждать, что знак остатка будет положительный, то в качестве значения для искомого разряда частного берется единица; ес-. ли на основании имеющихся старших разрядах нельзя говорить о знаке ос,татка и.для окончательного решения требуется учесть значения младших разрядов, то этому разряду частного приписывается условное значение 0 и осуществляется переход к определению следующего разряда частного.

В строке матрицы, в которой очередному разряду частного присвоено условное значение О, осуществляется просмотр разрядов (от старшего к младшему) поразрядной суммы и переноса с целью поиска критического разряда, которым является разряд, стоящий в конце последовательности разрядов, пропускающих перенос (разрядов результата, для которых Я (+)

Q+ П,= 1, где S н П., — соответственйо разряды поразрядной суммы и

1257637 з переноса), в котором S; = 1; П = 1 (при обнаружении критического разряда в условно надежном разряде устанавливается единичное значение, величина группы определяется по номеру критического разряда н коде остатка).

Каждый модуль осуществляет сложение трех однобитных цифр, поступающих на его входы, передавая на свои выходы суммы и переноса или резуль- 1О тат сложения (если есть сигнал на его первом информационном входе), или сумму и перенос со второго и третьего информационных входов (если нет сигнала на его первом информаци- »5 онном входе). В последнем случае осуществляется восстановление остатка.

Кроме того, модуль при наличии сигнала на первом информационном входе вырабатывает сигнап на выходе крити- щ ческого разряда, если в результате сложения в модуле имеет место $ = 1 ,» и П;„= 1 (S П„= 1)($;и Н, — поразрядные сумма и перенос, формируемые на выходах сумматора 9), или сигнал Zs на выходе анализа критического разря.да, если S, (+) П, = 1. Кроме того, сигнал на выходе критического разря-, да вырабатывается тогда, когда на втором управляющем входе модуля по- З0 является сигнал.

БУК служат для определения разрядов частного, в которых изменяются значения начально найденных значений разрядов частного. При этом БУК част- 5 ного, получивший сигнал на первом информационном входе, распространяет сигнал сквозного критического разряда (CKP) на все БУК, относящиеся к более старшим разрядам частного. 40

Сигнал СКР воспринимается группой

БУК от (i-i)-го до К-ro разряда, где

К вЂ” первый разряд, начиная от i-ro, БУК которого имеет сигнал анализа критического разряда (AKP). Блоки 4 коррекции от i-го до (K+!)-ro вырабатывают сигналы на своих выходах блокировки единицы, а К-й блок — сигнал генерации единицы. Таким образом, формируются условия для инвертирова- щ ния разрядов всей группы от разряда до разряда К. Кроме того, сигнал блокировки единицы вырабатывает (i+1)-й БУК. Так, сигнал на первом информационном входе i-го БУК форми- gg руется одновременно с сигналом на втором управляющем входе (i+!)-го

БУ К.

Если i-й БУК получает сигнал на первый информационный вход, то на сигнал сквозного критического разряда не реа ирует (K+1)-;l-й БУК. Это достигается тем, что К-й БУК имеет на своем выходе блокировки коррекции сигнал, который распространяется от (К-1)-го до 1-го БУК, блокирующих реакцию на сигнал на своих вторых ичформационных входах.

БОР формирует на своем выходе разряда частного значение разряда частного на основании анализа четырех разрядов (включая и знаковый разряд) операндов, поступающих на соответствующую строку матрицы. В тех случаях, когда на основании анализа этих старших разрядов нельзя сделать заключение о знаке будущей суммы (будущего остатка), разряду частного приписывается нулевое значение и вырабатывается сигнал на выходе анализа критического разряда.

Наличке сигнала первой блокировки кпи блокировки критическим разрядом в i-м БОР блокирует в этом 80Р учет суммы и переноса. Наличие сигнала нулевой блокировки блокирует учет в i-u блоке определения разряда частного единичных значений с выходов переноса и суммы (i-l), l-го модуля.

Если операнды, поступающие íà i-ю строку матрицы, таковы, что при их сложении будет получена сумма, удовлетворяющая условию (S,,;О+ П, )(S,;О+ Г.) HPZ; = 1, где $;, П„; — соответственно сумма и перенос, сформиронанные на выходе сумматора 9 j,i-го модуля;

HPZ; — первоначальное значение разряда частного, сфор»н»рованное i-м

В0Р частного.

Сигнал первой блокировки i-ro БОР частного БЛI вырабатывается при . выполнении условия

Сигнал на выходе нулевой блокировки БЛО i-го БОР формируется при выполнении условия

БЛО БЛ1 БЛКР ((S, + П .. ) + где БЛ1, БЛКР— значение сигналов соответственно на выходе первой блокировки и на первом управляющем входе i-го БОР частного.

Предлагаемое устройство работает спедующим образом. ки значения поразрядных сумм остатка, сформированных на сумматорах первого и второго модулей соответствующей строки матрицы.

Б<,, > Б2,1

Сигнал на выходе нулевой блокиров- 5 ки вырабатывается тогда, когда есть сигнал первой блокировки или когда операнды таковы, что при их суммироS 12576

В исходном состоянии на шину б логической единицы подается сигнал, на вход 5 делимого и на вход 4 делителя поступа<0т соответственно. код.делимого и обратнь<й код делителя. Операция деления в предлагаемом устройстве

Осуществляется над нормализованными положительными операндами (делитель и делимое не меньше 0,5 и меньше 1,0).

На модули первой строки подается !О дробная часть операндов и осуществля— ется их сложение. Одновременно стар,шие четыре разряда операндов подаются на 1-й БОР, который, не дожидаясь завершения сложения в.своей строке матрицы (в данном случае в E-й), осу— ществляет определение значения первого разряда частного (разряда целой части). Если на основании старших разрядов операндов нельзя установить 20 знак остатка, .а следовательно, и эна— чение разряда частного, то этому разряду приписывается значение 0 и формируется сигнал на выходе анализа критического разряда. Если разряд 25 частного определен равным 1, то на выходе разряда частного появляется сигнал. Кроме того, если найденный разряд частного равен единице, то

БОР частного может выработать сигна- 30 лы на своих выходах нулевой блокировки и первой блокировки. Сигнал первой блокировки вьфабатывается тогда, когда решение о знаке принимается: на основании двух значащих разрядов фор- З мируемой в первой строке суммы, т.е. три значащих разряда операндов та— ковы, что первые три значащих разряда полученной суммы будут удовлетворять условню 40

$р ° +П< = О; S ЯП,; = 1;

S,, Пэ, = 1, где 8, — поразрядная сумма знаковых разрядов операндов;

П,,П,,П,, — поразрядные переносы, сфор- 45 мированные в сумматорах 43 соответственно первым третьим модулями >-й стро37 б вании будут сформированы поразрядные суммы и поразрядные переносы, для которых выполняется условие

S +II ° =0SП=1. о, 9 <,< 2,<

Кроме того, этот сигнал вырабатывается при наличии сигнала на первом управляющем входе i — ro БОР частного. Сигнал на выходе нулевой блокировки запрещает учет единичных значений первого и второго разрядов информационного входа (т.е. SO и П1) при анализе старших разрядов операндов для принятия решения о значении разряда частного. Сигнал на пятом управляющем входе запрещает учет единичных значений в третьем и четвертом Разрядах информационного входа (т.е. блокируется S1 и П2).

Коды с выходов модулей первой строки поступают со сдвигом на один разряд влево (в сторону старших разрядов) на вторую строку матрицы, причем коды четырех старших разрядов поразрядных суммы и переноса поступают на информационный вход БОР частного второй строки. Модули строки формируют сумму действующих на их входах операндов, а БОР частного определяет значение очередного разряда, вырабатывая соответствующий сигнал. Далее процесс идет аналогично тому, как это имело место для первой строки.

При наличии сигнала на выходе 1-го

БОР частного на выходы модулей первой строки матрицы поступают результаты суммирования с соответствующих выходов сумматоров 9 модулей, т.е. текущий остаток. Если сигнал на выходе БОР частного отсутствует, на выходы модулей первой строки матрицы передается восстановленный остаток (для первой строки — делимое).

Если некоторый i-й БОР частного вырабатывает на своем выходе анализа критического разряда сигнал, то указанный сигнал поступает на соответствующий вход 1-го БУК и вызывает появление сигнала на его выходе блокировки коррекции. Этот сигнал поступает на третий управляющий вход (i-1)-го SYK, появляется на его выходе и распространяется далее до 1-ro

БУК частного.

При выработке i-м БОР частного сигнала на своем выходе анализа критического разряда сигнала возможны два спучая.

1257

В сформированном на 1-й строке остатке нет критического разряда.При такой ситуации появление сигнала анализа критического разряда не влияет на дальнейший ход процесса деления.

В сформированном íà i-Й строке остатке имеется критический разряд, т.е. такой разряд j, для которого выполняется условие для всех К, изменяющихся ат 1 до 3-1.

При наличии сигнала анализа критического разряда сигнал с выхода

В0Р критического частного поступает на 3-й модуль (на первый управляющий вход), появляется на его выходе критического разряда и так доходит до

j-ro модуля. Поступив íà j-й модуль

i-й строки, этот сигнал вызывает появление сигнала на выходе сквозного критического разряда этого модуля, который передается на вход (j-1), (i+1)-ro модуля, с выхода сквозного критического разряда которого сигнал поступает на соответствующий вход (j-2), (i+2)-го модуля и т.д. до 3, (j+i-3)-ro модуля, с выхода сквозного критического разряда которого сигнал критического разряда поступает

30 на первый управляющий вход (j+i-1)го БОР н на первый информационный вход (+ -3).-ro БУК частного. Кроме того, он поступает на второй управляющий вход (j+i-2)-го БУК частного.

В результате на выходе сквозного критического разряда (i+j-3)-ro БУК частного появляется сигнал, который поступает на соответствующий вход (i+j-4)-го БУК и далее распространяется до 1-ro БУК. Сигнал сквозного критического разряда не воспринимается 1 †(i-1)-ми БУК частного, так как на их третьих управляющих входах присутствует сигналы, обусловленные сигналом на первом управляющем входе i-ro БУК частного. Таким образом, задается длина группы разрядов частного, в которой корректируются уже найденные разряды частного. Коррекция заключается в инвертировании этих разрядов. Достигается это за счет следующего: i-й БУК на своем вьиоде генерации единицы, вырабатыI вает сигнал, который поступает на третий управляющий вход i-го БОР частного, что обусловливает появле« ние сигнала на выходе разряда част637 8 ного. В (i+1) — (i+j — 2)-х БУК присутствуют сигналы на вторых информационных входах или на вторых управляющих входах с об сч в е иной блокировки единиць: и отсутствуют сигналы на первых управляющих и иа первых информационных входах. Поэтому на выходах блокировки единицы этих блоков коррекции появляются сигналы, которые поступают на вторые управляющие входы соответствующих БСР, что обусловливает ликвидацию сигнала на их выходах разряда частного.

Инвертирование значения разрядов частного в вышеописанной группе приводит к тому, что остаток, полученный в i-й строке, передается через (i+1). -(1+ -2)-е строки матрицы и поступает в (j+i-1)-ю строку. Начиная с этой строки матрицы, продолжается определение оставшихся разрядов частного. Необходимо отметить, что наличие сигнала на первом управляющем входе, (3+1-1)-го блока определения разряда блокирует учет в этом блоке разрядов SO, П1, поступающих на информационные входы этих блоков.

Результат снимается с выходов разряда частного блоков определения разрядов устройства для деления.

Формула изобретения

Устройство для деления, содержащее матрицу из и строк и ш столбцов (n— разрядность частного, m — - разрядность операндов), каждый из модулей содержит сумматор, первый и второй элементы И, первый элемент ИЛИ и первый элемент НЕ, причем вход первого элемента НЕ модуля подключен к первому входу первого элемента И модуля и является первым информационным входом модуля, выход первого элемента И модуля подключен к первому входу первого элемента ИЛИ модуля, второй вход первого элемента ИЛИ модуля подключен к выходу второго элемента И модуля, первый вход второго элемента И модуля подключен к выходу первого элемента HE модуля, первый, второй и третий информационные входы сумматора модуля являются соответственно вторыч, третьим и чествертым информационньаж входами модуля, выход суммы сумматора модуля подключен к второму входу

l первого элемента И модуля, выход переноса сумматора модуля является до9 1257 полнительным выходом переноса модуля, первый информационный вход сумматора модуля объединен с вторым входом второго элемента И - модуля,,выход первого элемента ИЛИ модуля является выходом суммы модуля, выход суммы модуля К-го столбца N-й строки матрицы (К = 2,3,...,m; N:=

1,2,...,п-1) подключен к второму информационному входу (К-1)-го столб- 1О ца (N+1) — и строки матрицы, выход переноса модуля К-ro столбца N-й строки матрицы подключен к пятому инфор мационному входу модуля (К-))-го столбца N-й строки матрицы, второй 15 и третий информационные входы модуля тп-ro oTo 6 р-й строки матрицы (р

2,3,...,n) подключены соответственно к шинам логического нуля и логической единицы устройства, первый ин- 2О формационный вход модуля m-ro столбца р-й строки матрицы подключен к первому информационному входу модуля

Й-ro столба р-й строки матрицы (Я = 1, 2,...,m-1), первый информационный вход модуля F-го столбца первой строки матрицы (F

1, 2,...,ш) подключен к первому информационному входу модуля m — ro

30 столбца первой строки матрицы, второй информационный вход модуля F — ro столбца Первой строки матрицы подключен к F-му разряду входной шины делителя устройства, третий информационный вход модуля m гo столбца первойз5 строки матрицы подключен к шине логической единицы устройства, четвертый информационный вход модуля Р-го столбца М-ой строки матрицы подключен к F.-му разряду входной шины де46 лителя устройства, о т л и ч а ю щ ее с я тем, что, с целью повышения быстродействия, в устройство дополнительно введено и блоков определе45 ния разряда и п блоков управления коррекцией, а в каждый модуль матрицы дополнительно введены пять элементов И, три элемента ИЛИ и элемент НЕ, причем первый вход третьего элемента И модуля подключен к второму информационному входу сумматора модуля, второй вход третьего элемента И модуля подключен к первому входу второго элемента И модуля, первый вход четвертого элемента И модуля подключен к первым входам тре— тьего элемента ИЛИ, пятого и шестого элементов И модуля и является пятым

637 10 информационным входом модуля, второй вход четвертого элемента И модуля подключен к входу первого элемента

НЕ модуля, второй вход шестого элемента И модуля подключен к второму входу седьмого элемента И модуля и является первым управляющим входом модуля, третий вход шестого элемента И модуля подключен к вторым входам первого и пятого элементов И модуля и третьего элемента ИЛИ модуля, выход третьего элемента ИЛИ модуля подключен к первому входу седьмого элемента И модуля, третий вход седьмого элемента И модуля подключен к выходу второго элемента НЕ модуля, вход второго элемента НЕ модуля подключен к выходу пятого элемента И модуля, выход второго элемента ИЛИ модуля является выходом переноса модуля, первой и второй входы второго элемента ИЛИ модуля подключены соответственно к выходам четвертого и третьего элементов И модуля, выход седьмого элемента И модуля является выходом анализа критического разряда модуля, выход четвертого элемента

ИЛИ модуля является выходом критичес— кого разряда модуля, первый вход четвертого элемента ИЛИ модуля подключен к выходу шестого элемента И модуля, а второй вход четвертого элемента ИЛИ модуля является вторым управляющим входом модуля, причем выход переноса модуля К-го столбца N-й строки матрицы подключен к третьему информационному входу модуля (К-1)-ro столбца (N+1) — и строки матрицы, пер- вый управляющий вход модуля А-ro столбца N — и строки матрицы (А =4,5, ...,m) подключен к выходу анализа критического разряда модуля (А-1)-го столбца N — и строки матрицы, выход критического разряда модуля А-го столбца И-й строки матрицы подключен к второму управляющему входу модуля (А-!)-ro столбца (11+1)-й строки матрицы, первый управляющий вход модуля третьего столбца N é строки матрицы подключен к выходу анализа критического разряда И-го блока определения разряда и к первому входу N-ro блока управления коррекцией, выход критического разряда третьего столбца N — и строки матрицы подключен к первому информационному входу N-го блока управления коррекцией, к второму управляющему входу (N+1) — го блока управле11 1257637 э ния коррекцией и к первому управляю- щему входам Pt-1)-ro б тока у равлещему входу (И+2) — го блока определе- ния коррекцией, четвертый управляющий ния разряда, выход разряда частного вход М-го блока определения разряда р-го блока определения разряда под- подключен к выходу собственной генеключен к первому информационному вхо- рации единицы M-ro блока управления

5 ду модуля F-столбца р-й строки мат- коррекцией, пятый и шестой управляюрицы, первый и второй разряды инфор- щпе входы первого блока определения мационного входа р-го блока определе- разряда подключены к шине логической ния разряда подключены соответствен- единицы устройства, четвертый управно к выходу суммы и выходу переноса 10 ляющий вход всех блоков управления модуля первого столбца (р-1)-й стро- коррекцией подключен к шине логически матрицы, третий и четвертый раз- кой единицы устройства, выходы пер— ряды информационн го входа р-го бло- вой и нулевой блокнровок М-го блока ка определения разряда соединен с вто- определения разряда подключены соотрым и третьим информационными входа- 15 ветственно к пятому и шестому управми модуля первого столбца р-й строки ляющим входам (М+1)-го блока опрематрицы, пятый, шестой и седьмой раз в деления разряда, причем блок опредеряды информационного входа р-го бло- ления разряда содержит десять элеменка определения разряда соединены со- тов ИЛИ, двадцать элементов И и шесть ответственно с вторым, третьим и чет-.2р элементов НЕ, первый вход первого вертым информационными входами моду- элемента ИЛИ блока определения разряля второго столбца р-й строки матри- да является четвертым управляющим цы, восьмой, девятый и десятый раз- входом блока определения разряда, ряды информационного входа р-го бло- второй вход первого элемента ИЛИ блока определения разряда соединены со- 25 ка определения разряда подключен к ответственно с вторым, третьим и чет- i выходу первого элемента И блока оггвертым информационными входами мо- ределения раЗряда, первый вход перводуля третьего столбца р-й строки го элемента, И блока опРеделениЯ Разматрицы, выход разряда частного пер- ряда подключен к выходу второго элевого блока определения разряда под- З0 мента ИЛИ блока определения разряда, ключен к первому информационному вхо- первым входам третьего и четвертого ду модуля первого столбца первой элементов ИЛИ блока определения раэстроки матрицы, третий разряд инфор- ряда и входу первого элемента НЕ бломационного входа пеРвого блока опРе- ка определения разряда, выход первоДелениЯ РазРЯда подключен к втоРомУ 35 го элемента НЕ блока определения разинформационному входу модуля первого ряда подключен к первому входу втостолбца первой строки матрицы, пятый рого элемента И блока определения и седьмой разряды информационного разряда, второй вход второго элевхода первого блока определения раз- мента И блока определения разряда ряда подключены соответственно к вто- 40 подключен к выходу второго элеменрому и четвертому информационным вхо- та НЕ, первым входам третьего, четдам модуля первого столбца второй вертого и пятого элементов И блока стРоки матрицы, восьмой и десЯтый определения разряда и второму входу

РазРЯды информационного входа пеРво- первого элемента И блока определения

ro блока определениЯ РазРЯда поДклю- 45 разряда, вход второго элемента НЕ блочены соответственно к второму и чет- ка определения разряда является вто вертомУ инфоРмационным вхоДам моДУлЯ рым управляющим входом блока опредепервого столбца третьей строки мат- ления разряда, вход третьего элеменрицы, выходы блокировки единицы и геI та НЕ блока определения разряда являн ерации единицы М-го блока управле- ется первым управляющим входом блока

50 ния коррекцией подключены соответст- определения разряда, первый вход шесвенно к второму и третьему управляю- того элемента И блока определения щим входам М-го блока определения разряда является шестым управляющим разряда, выходы сквозного критическо- входом блока определения разряда перУ го разряда и блокировки коррекции 55 вый вход седьмого элемента И блока

М-го блока управления коррекцией под- определения разряда является пятым ключеыы соответственно к второму ин- управляющим входом блока определения формационному и третьему управляв- разряда, выход пятого элемента ИЛИ мента ИЛИ блока определения разряда подключен к четвертому входу первого элемента ИЛИ блока определения разряда, выходу четвертому элемента 1. блока определения разряда и входу пятого элемента HE блока определения разряда, третий вход четвертого элемента ИЛИ блока определения разряда подключен к третьим входам первого и третьего элементов ИЛИ блока определения разряда, выхоцу третьего элемента И блока определения разряда и входу четвертого элемента HE блока определения разряда, выход шестого элемента НЕ блока определения разряда подключен к четвертому входу четвертого элемента ИЛИ блока определения разряда и пятому входу второго элемента И блока определения разряда, вход шестого элемента НЕ блока определения разряда подключен к выходу пятого элемента И блока определения разряда и пятому входу первого элемента ИЛИ блока определения разряда, первый вход семнадцатого элемента И блока определения разряда подключен к выходу третьего элемента ИЛИ блока определения разряда, второй вход семнадцатого элемента И блока определения разряда подключен к выходу третьего элемента. НЕ блока определения разряда и вторым входам шестого и седьмого элементов И блока определения разряда, выход первого элемента ИЛИ блока определения разряда является выходом разряда частного блока определения разряда, выход четвертого элемента ИЛИ блока определения разряда является выходом первой блокировки блока определения разряда, выход семнадцатого элемента И блока определения разряда является выходом нулевой блокировки блока определения разряда, выход второго элемента И блока определения разряда является выходом анализа критического разряда блока определения разряда, первый и второй входы второго элемента ИЛИ блока определения разряда являштся соответственно первым и вторым разрядами информационного входа блока определения разряда, первые входы девятого, одиннадцатого, восемнадцатого, девятнадцатого, двадцатого, тринадцатого, четырнадцатого и пятнадцатого элементов И блока определения разряда являются соответственно третьим, четвертым, пятым, шестым, седьмым, восьмым, девятым и десятым

1З 1257б37 14 блока определения разряда подключен к второму входу четвертого, первым входам восьмого и девятого элементов

И блока определения разряда и первому входу шестого элемента ИЛИ блока определения разряда, первый вход пятого элемента ИЛИ блока определения разряда подключен к выходу десятого и второму входу третьего элементов И блока определения разряда, второй 10 вход пятого элемента ИЛИ блока определения разряда подключен к выходу одиннадцатого и третьему входу третьего элементов И блока определения разряда, выход седьмого элемента ИЛИ блока определения разряда подключен к третьему входу четвертого и первому входу двенадцатого элементов И блока определения разряда, выход восьмого элемента ИЛИ блока определения 20 разряда. подключен к вторым входам пятого, двенадцатого и девятого элементов И блока определения разряда, первый, второй и третий входы восьмого элемента ИЛИ блока определения разря- 25 да подключены к выходам соответственно тринадцатого, четырнадцатого и пятнадцатого элементов И блока определения разряда, первьФ, второй и третий входы девятого элемента ИЛИ бло- gp ка определения разряда подключены соответственно к выходам восьмого, двенадцатого и девятого элементов И блока определения разряда, четвертый вход девятого элемента ИЛИ блока опрез5 деления разряда подключен к выходу шестнадцатого элемента И блока определения разряда и второму входу шестого элемента ИЛИ блока определения разряда, третий вход пятого элемен- 40 та И блока определения разряда подключен к выходу шестого элемента ИЛИ блока определения разряда, четвертьп» вход пятого элемента И блока определения разряда подключен к выходу 45 десятого элемента ИЛИ блока определения разряда и второму входу восьмоro.элемента И блока определения разряда, третий вход второго элемента И блока определения разряда под- 50

Ф ключен к выходу четвертого элемента HE блока определения разряда, четвертый вход второго элемента И блока определения разряда подключен к второму входу третьего элемента ИЛИ бло-55 ка определения разряда и выходу пятого элемента НЕ блока определения разряда, второй вход четвертого эле15 1257 разрядами информационного входа блока определения разряда, первый вход двадцатого элемента И блока определения разряда подключен к второму входу восемнадцатого элемента И блока определения разряда и первым входам десятого элемента ИЛИ блока определения разряда и шестнадцатого элемента И блока определения разряда, первый вход девятнадцатого элемента И блока определения разряда подключен к вторым входам двадцатого и шестнадцатого элемент -в И .блока определения разряда и второму входу десятого элемента ИЛИ блока определения разряда, первый вход восемнадцатого элемента И блока определения разряда подключен к второму входу девятнадцатого элемента И блока определения разряда и третьим входам десятого элемента ИЛИ и шестнадцатого элемента И блока определения разряда, выход восемнадцатого элемента И блока определения разряда подключен к первому входу седьмого элемента ИЛИ блока оп- 25 ределения разряда, второй и третий входы седьмого элемента ИЛИ блока определения разряда подключены соответственно к выходам девятнадцатого и двадцатого элементов И блока опреде- gp лення разряда, шестой вход первого элемента ИЛИ блока определения разряда является третьим управляющим входом блока определения разряда, выход. шестого элемента И блока определения разряда подключен к третьему входу первого элемента И блока определения разряда, выход седьмого элемента И блока определения разряда подключен к вторым входам десятого и одиннад цатого элементов И блока определения разряда, второй вход тринадцатого элемента И блока определения разряда подключен к первому входу пятнадцатого элемента И блока определения раз- 45 ряда, первый вход тринадцатого элемента И блока определения разряда подключен к второму входу четырнадцатого элемента И блока определения разряда, второй вход пятнадцатого элемента И блока определения разряда подключен к первому входу четырнадцатого элемента И блока определения разряда, выход девятого элемента ИЛИ блока определения разряда подключен к шестому входу второго элемента И блока определения разряда, третий вход семнадцатого элемента И блока б37 16 определения разряда подключен к выходу четвертого элемента ИЛИ блока определения разряда, а блок управления коррекцией содержит четыре элемента ИЛИ, три элемента И и два элемента НЕ, причем выход первого элемента И блока управления коррекцией подключен к первому входу первого элемента ИЛИ блока управления коррекцией и является выходом генерации единицы блока управления коррекцией, первый вход первого элемента И блока управления коррекцией подключен к первому входу второго элемента И блока управления коррекцией и к выходу первого элемента ИЛИ блока управления коррекцией, выход второго элемента ИЛИ блока управления коррекцией является выходом блокировки коррекции блока управления коррекцией, первый вход второго элемента ИЛИ блока управления коррекцией подключен к входу первого элемента HE блока упо равления коррекцией и является третьим управляющим входом блока управления коррекцией, выход первого элемента НЕ блока управления коррекцией подключен к второму входу первого элемента ИЛИ блока управления коррекцией, выход второго элемента И блока управления коррекцией подключен к первому входу третьего элемента ИЛИ блока управления коррекцией, выход которого является выходом блокировки единицы блока управления коррекцией, выход четвертого элемента ИЛИ блока управления коррекцией является выходом сквозного критического разряда блока управления коррекцией, выход третьI

его элемента И блока управления коррекцией является выходом собственной генерации единицы блока управления коррекцией, первый вход третьего элемента И блока управления коррекцией подключен к входу второго элемента НЕ блока управления коррекцией, вторым входам первого элемента И и второго элемента ИЛИ блока управления коррекцией и является первым управляющим входом блока управления коррекциеи, первый вход четвертого элемента ИЛИ блока управления коррекцией подключен к второму входу второго и третьему входу первого элементов И блока управления коррекцией и является вторым. информационным входом блока управления коррекцией, второй вход четвертого элемента ИЛИ блока

l7 12 управления коррекцией подключен к второму входу третьего элемента И и является первым информационным входом блока управления коррекцией, второй вход третьего элемента ИЛИ блока управления коррекцией является вторым управляющим входом блока управления коррекцией, четвертый управляю57637 !8 щий вход блока управления коррекцией объединен с четвертым входом первого элемента И и с третьим входом второго элемента И блока управления коррекцией, четвертый вход второго элемента И блока управления коррекцией подключен к выходу второго элемента

НЕ блока управления коррекцией.

12576 37 U2 3

Составитель С. Силаев

Редактор И. Рыбченко Техред H,Ïoïîâè÷ Корректор И. Иуска

Заказ 4957/47 Тираж 671. Подписное

В11ИИПИ Государственного комитета СССР о делам изобретений и открытий

113035, Москва, Ж-35, Раутская наб., д. 4(5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4