Микропроцессор

 

Изобретение относится к вычислительной технике и может быть использовано для обработки данных в системах управления. Целью изобретения является повьшение производительности микропроцессора. Микропроцессор содержит блок синхронизации, блок управления переходами, блоки модификации адреса, операционный блок. блоки памяти микрокоманд, блок проверки усло1бий, мультиплексор, управляющий , адресный и информационный выходы, информационный вход, вход синхронизации и вход начальной уста новки. В данном микропроцессоре не производится разбиение микропрограммл на четные и нечетные последовательности микрокоманд, что приводит к потере производительности микропроцессора при выполнении безусловных переходов. В обоих блоках памяти хранится полный нг.бор микрокоманд, а исполнение их производится поочередно: то из одного блока памяти, то из другого. Позтому вьтолнение безусловных переходов не зависит от того, производатся переход между микрокомандами в одноименной последовательности или между разноименными последовательностями микрокоманд, В результате безусловные переходы всегда выполняются без холостых циклов , что в целом повышает производительность микропроцессора. 1 з.п. ф-лы, 10 ил, 7 табл. СП

СО)ОЭ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК

А1 (19) (П) (51) 4 G 06 F 15/00

Ю

1) у!"

1 ! 1фг

Б ф

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМ,Ф СВИДЕТЕЛЬСТВУ (2 l ) 3814118/24-24 (22) 19. l . 84 (46) 15.09.86. Бюл, 1! 34

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (72) Ю. Я. Пушкарев и Д. В. Полонский (53) 681.325(088.8) (56) Авторское свидетельство СССР

У 1045231, кл. G 06 F 15/00.

Авторское свидетельство СССР

У 742943, кл. G 06 F 15/16.

Авторское свидетельство СССР

У 1179363, кл. С 06 .F 15/00 1985. (54) МИКРОПРОЦЕССОР (57) Изобретен))е относится к вычислительной технике и может быть использовано для обработки данных в системах управления. Целью изобретения является повышение производительности микропроцессора. Микропроцессор содержит блок синхронизации, блок управления переходами, блоки модификации адреса, операционный блок, блоки памяти микрокоманд, блок проверки условий, мультиплексор, управляюший, адресный н информационный выходы, информационный вход, вход синхронизации и вход начальной установки. В данном микропроцессоре не производится разбиение микропрограммы на четные и нечетные последовательности микрокоманд, что приводит к потере производительности микропроцессора при выполнении безусловных переходов. В обоих блоках памяти хранится полный í-.бор микрокоманд, а исполнение их производится поочередно: то нз одного блока памяти, то из другого, Поэтому выполнение безусловных переходов не зависит от того, производится переход между микрокомандами в одноименной последова тельности или между разноименными последовательностями мнкрокоманд. В результате безусловные переходы всегда выполняются без холостых циклов, что в целом повышает производительность микропроцессора. I э.п. ф-лы, 10 нл, 7 табл, 1257657

Изобретение относится к вычислительной технике и может быть использовано для обработки данных в системах управления.

Целью изобретения является повышение производительности микропроцессора.

На фиг. 1 изображена схема микропроцессора; иа фиг. 2 †. схема блока синхронизации, на фиг. 3 — схема блока управления переходами; на фиг. 4схема блока модификации адреса;. на фиг. 5 - схема операционного блока; . на фиг. 6 - схема блока проверки условий; на фиг. 7 - схема мультиплек. сора; на фиг. 8 - блок-схема алгоритма aattpottpotpamttt; на фиг. 9 и 10 а б — временные диаграммы рабо- . ты микропроцессорУ.

Микропроцессор содержит блок 1 синхронизации, блок 2 управления ..переходами, блохи 3 и 4 модификации адреса, операционный блок 5; блоки

6 и 7 памяти микрокоманд, блок 8 проверки условий, мультиплексор 9, ул 10, адресный 11 и информационный 12 выходы, информационный вход 13, вход 14 синхронизации и вход 15 начальной установки.

Блок синхронизации содержит IKтриггеры 16 - 18, элементы 19 — 22, элементы ИЛИ 23 и 24.

Блок управления переходами содержит элементы И 25 - 27, элементы

ИЛИ 28 - 30.

Каждый иэ блоков модификации адреса содержит регистр 3l сумматоры

32 и 33 и мультиплексор 34.

Операционный блок содержит адресный 35 и информационный 36 регистры, группу регистров 37 общего назначения, дешифратор 38 приемника результата, мультиплексор 39 операндов, сумматор 40, группы операционных элементов И 41, ИЛИ 42, НЕ 43, сдвигатель И 44, группы коммутирующих элементов И 45 — 50, дешифратор 5l ойераций, группу элементов ИЛИ 52, . элемент И 53 и свертку 54 по модулю два ь

Блок проверки условий содержит мультиплексор 55 и сумматор 56 по модулю два. Группа входов мультиплексора 55 соединена с информационным входом блока 8 проверки условий °

Выход мультиплексора 55 соединен с первым входом сумматора 56 по модулю два, выход которого соединен с выхо55 ропрограииы, при котором производится поочередное выполнение иикрокоманд из одного и другого блоков памяти иикрокоианд. без нарушения естествендом блока 8 проверки условий. Управлякиций вход мультиплексора 55 и второй вход сумматора 56 по модулю два соединены с входом кода управления

5 блока 8 проверки условий.

Мультиплексор содержит группы элементов И 57, И 58 и ИЛИ 59, На временных диаграммах работы устройства принятыми следукщие обозначения: 60 - сигнал начальной установки на входе 15. устройства, 61 импульсы на входе 14 синхронизации устройства; 62 - импульсы на выходе элемента 22 И; 63 - импульсы на выходе элемента 21 И; 64 - импульсы на выходе элемента 20 И; 65 — сигнал адреса на выходе блока 3 модификации адреса; 66 - сигнал кода микрокоманды на выходе блока 6 памяти микрокоманд; 67 — сигнал адреса на выходе блока 4 модификации адреса, 68 — сигнал кода микрокоманды на выходе блока 7 памяти микрокоманд;

69 — сигнал кода микрокоманде на выходе мультиплексора 9; 70 - сигнал на выходе элемента 27. И; 71 - сигнал на выходе IK-триггера 16; 72 — сигнал на выходе IK-триггера 17; 73сигнал на выходе IK-триггера 18; ф ° " цикл микрокоманды; и — время считывания из памяти микрокоманд.

Рассмотрим работу устройства на примере выполнения им микропрограммы, алгоритм которой показан на

35 фиг. 8, Полный набор микрокоманд хранится как в блоке 6 памяти микрокоманд, так и в блоке 7 памяти микрокоманд.

Во время работы микропроцессора

qO из одного бпока памяти микрокоианд считываются для выполнения только нечетные микрокоманды (МХ, МЗ, М5, ...), а из другого - только четные (М2, М4, М6,...). При выполнении уса5 ловньп или безусловных переходов может изменяться фаза выборки микрокоманд из блоков памяти.

Из первого блока памяти уже начинают считываться четные иикрокоманды, а нз другого — нечетные.

В процессе работы микропроцессора возможны следующие особенности выполнения микропрограмиы: выполнение линейного участка иик257657 4

Для приведения микропроцессора в исходное состояние подается сигнал

60 ° -в результате чего регистр 31 в блоке 3 модификации адреса и IKтриггер !6 устанавливаются в ноль, а регистр 31 в. блоке 4 модификации адреса устанавливается в состояние

0...01-, После снятия сигнала 60 блок !

О синхронизации начинает .вырабатывать две серии импульсов 63 и 64, сдви-. нутых относительно друг друга на полупериод. Блок 1 синхронизации построек .на базе IK-триггеров, !

5 Таблица истинности IK-триггера показана в табл. 1, где символом "Х" в этой и. в последующих таблицах ,обозначено безразличное или неопределенное состояние сигнала.

Т а блиц а 1

3 1 ного порядка следования адресов (адрес каждой следующей микрокоманды на единицу больше предыдущей); выполнение условного перехода без нарушения естественного поряд ка следования адресов; : * выполнение условного перехода с нарушением естественного порядка следования адресов; выполнение безусловного перехода.

Алгоритм микросхемы, лредставленный на фиг. 8, предполагает выполнение микропрограммы .с учетом перечисленных особенностей.

Рассмотрим работу-устройства в соответствии с временной диаграммой, показанной на фиг. 9.

Входы

Х Х 0 I

0 0 0 0

I О Е О

О. Х 0 I

0 о я

Адресная Операцион- После печасть ная часть рехода

0 Е

В соответствии с табл. 1 триг- Адресные части микрокоманд постугер 16 постоянно находится в счет- .пают с выходов поля адреса блоков 6 ном режиме распределяя входную се- и 7 памяти микрокоманд на информа40 рию импульсов 61 на две выходные:63 . ционные входы блоков 3 и 4 модификаи 64, ции адреса. В адресной части иикроко"

Все действия в микропроцессоре манды задается адрес микрокоманды, в осуществляются по задним фронтам которую вЫполняется условный или импульсов 6! — 64. безусловный переход.

По адресам Al (О..:.00) и А2 .. операционные части микрокоманд 45 (0...0!le) (см. поз. 65 и 67), соот- поступают с выходов поля операции ветственно из блоков 6 и 2 памяти блоков 6 и 7 памяти микрокоманд на микрокоманд через время t считываются. первый и второй информационные входы микрокоманды МЕ и И2 (см. поз.. 66 и мультиплексора 9 соответственно.68). . !О Поле перехода каждой команды

Формат каждой микрокоманды приве- содержит два выхода: признак условден ниже, ноГо перехода в признак безусловного

-перехода, Микрокоманда Признаки условных переходов с выходов полей перехода блоков 6 и 7 памяти тыкрокоманд поступают на вторые входы элементов И 26 и 25 соответственно. б

Первый информационный выход мультиплексора 9 поступает на выход 10 управления обращением к внешним устройствам микропроцессора и предназна5 чен для управления режимом чтения записи внешнего запоминающего устройства, Значение выхода обращения к внешним устройствам управления, рав" ное единице, соответствует режиму

1О чтения из внешнего запоминающего устройства, Если он раве» нулю - выполняется режим записи во внешнее запоминающее устройство, Операционное поле поступает с второго выхода мультиплексора 9 на вход кода управления операционного блока 5е

Формат операционного поля следующий.

1257657

Бит управ .ления

Операционное поле

Поле кон- Бит вход- Поле опестант ного приз- раций нака

Поле при- Поле опеем них:а рандов результата.

Поле приемника результата посту пает as управляющий вход дешифратора 38. В этом поле указывается но- Я) мер регистра.(адресного 35, информационного 36 или ОднОГО из группы .регистров 37 общего назначения), в который записывается результат выполняемой. арифметико-логической операциие, Поле операндов поступает на управляющий вход мультиплексора 39. В этом поле указывается номер.источника .вгорого операнда для выполнения 4g арифметико-логической операции. По этому номеру мультиплексор 39 передает as свой выход или информационный . код с входа 13 микропроцессора, или содержкмое одного из группырегистров 5

37 общего назначения, или .содержимое поля констант. Поле констант поступает на второй вход мультиплексора 39.

Бит вхбдного признака поступает одновременно на вход переноса сумма- 5р тора 40 и на вход сдвига сдвигателя

44. Битом входного признака задается входной перенос или входной сдвиг при выполнении операций сложения или сдвига. 55

Поле операций поступает на управляющий вход дешифратора 51. В этом поле задается код арифметико-логи.Та блиц а 2 операция

000

001

Признаки безусловных переходов с выходов полей перехода блоков 6 и 7 памяти микрокоманд поступают на вторые входы элементов ИЛИ 29 и 30 соответственно.

При нулевом значении сигнала 7! мультиплексор 9, коммутирует на свои выходы операционную часть микрокоманды М1 с выхода блока 6 памяти микрокоманд.

Формат операционной части любой микрокоманды следующий, Операционная часть микрокоманды

Операцион- Поле проное поле .верки условий ческой операции. По этому коду дешифратор 51 открывает одну иэ групп

/ элементов И 45 ". 50, вследствие чего результат соответствующей операции с выхода сумматора 40 или с выходов групп элементов И 41, ИЛИ 42, HE 43, или с выходов сдвигателя 44 и мультиплексора 39 поступает иа информационные входы адресного 35, информационного 36 регистров и группы регистров 37 общего назначения, Набор выполняемых операций в соответствии с кодом, задаваемым в поле операций, представлен в табл. 2.

Сложение содержимого информационного регистра 36 (первого операнда) со . вторым операндом, посту- пающим:с выхода мультиплексора 39

Коньюнкция первого и второго операндов

657

010

010

100

101

Т аблица 3

Приз нак фазы от блока

Управление блоками

Зи4

Бит управления блоком 1 элемент

И 22

После перехода от блока 6 условия. от блока 8

Признакк безусловПризнак

Признак беэусловПризнак условусловного ного ного ного пере- перехода хода иере- пере-. хода хода

О I

7 1257

Продолжение табл.2

Дизьюнкция первого и второго операндов 5

Инверсия первого операнда

Сдвиг вправо на один разряд первого операнда

Прямая пересылка второго операнда

J 15 !

Если результат операции равен нулю — на выходе элемента И 53 вырабатывается единичный сигнал. Сигнал с выхода элемента И 53, также как и сигналы с выходов переноса сумматора 10

40 и сдвига сдвигателя 44, поступает на выход признаков операционного блока 5.

Сигнал с выхода признаков опера,ционного блока 5 поступает на ин- 25 формационный вход блока 9 проверки условий, на управляющий вход которого поступает поле проверки условий операционной части микрокоманды с третьего выхода мультиплексора 9. зо

В поле проверки условий содержит- . ся номер проверяемого условия и бит, . указывающий на предлагаемое значение проверяемого условия. Номер проверяемого условия поступает на управляющий 5

Входные сигналы (откуда поступают, их смысловое значение) После перехода Приэ-. от блока 7 нак

8 вход мультиплексора 55, в результате чего последний подключает на первый вход сумматора 56 по модулю два сигнал соответствующего условия. На вто-рой вход сумматора 56 по модулю два поступает бит, указывающий на предполагаемое значение проверяемого условия. Если реальное и предполагае мое значение условия совпадают -на выходе блока 8 проверки условий присутствует нулевой сигнал,в случае несовпаде-ния — единичный. Сигнал с вы,хода блока 8 проверки условий ноступает на вход элемента 27 И блока 2 управления переходами.

Блок 2 управления переходами в зависимости от управляющих сигналов и кодов, поступающих на его входы, формирует на выходах коды управления блоками 3 и 4 модификации адреса и сигнал управления блоком 1 синхронизации.

Значения сигналов на выходах блока 2 управления переходами в зависимости от сигналов íà- его входах риведены в табл. 6.

В табл. 3 приведены комбинации сигналов на входах блока 2 управления переходамн для единичного значения сигнала (или одного иэ его раз- . рядов) на выходе. В случае комбинации сигналов на входах блока 2 управления переходами, отличной от приве. денной в табл. 3, сигнал (разряд) на выходе имеет нулевое значение.

Выходные сигналы (откуда поступают и их назначение) эле- эле- эле-. мент мент мент

ИЛИ 28 ИЛИ 29 ИЛИ 30

1257657

l0

Продолжение табл.З

Входные. сигналы (откуда поступают, их смысловое значение) Выходные сигналы {откуда поступают и их назначение) После перехода После перехода Призот блока 6 от блока 7 нак

Приз нак фазы от блока I

Уп р а вле ни е блок ами

Зи4 условия

Признак элеэлемент

ИЛИ 30 элеот блока 8 мент

ИЛИ 28 мент

ИЛИ 29 элемент

И 27 условного перехода перехода

Х Х

Х I

Х . Х

Х

Х,Х

Управляющие коды с выходов блока 2 управления переходами поступают на выходы кода управления блоков Эи 4 модификации адреса. В зависимости от Зй управляющего кода блоки .3 и 4 производят формирование адреса следующей микрокоманды, Соответствие между кодом на входе управления блоков 3 и 4 и адресом на его выходе отражено с табл. 4.

Таблица 4

Примечание

Входы

Функция

Код управления

Вход синхронизации

1-й раз- 2-й разряд Ряд

К содержимому регистра 31 прибавляется двойка

А ВА

А +I-RA т

Адрес, установленный на первом информационном входе блока модификации адреса, увеличивается на единицу и засылается в регистр 31

Признак условного пере:хода

Признак беэусловного перехода

Признак беэу.славного

Адрес с первого информационного входа блока модификации адреса засылается в регистр 31

Бит управления блоком 1

12

Продолжение табл.4

1257657

Входы

Функция

Примечание

Код управления

Вход

А ВА

2.синхро1-й раз- 2-й раз- низации ряд ряд

На линейном участке микропрограммы, к которому принадлежит микрокоманда Мl, М2. ..,, поля переходов в

20 микрокомандах равны нулю, в результате чего коды, поступающие на входы . кода управления блоков 3 и 4 модификации адреса, равны нулю.

При этом содержимое регистра 31

25 соа тве т ствующе го блока модификации

-передается на информационный вход этого же регистра через сумматор 33 и мультиплексор 34., в результате чего код на информационном входе регистра 31 оказывается на двойку больше, чем на его выходе.

По импульсу 63 в- регистр 31 блока 3 модификации адреса записывается адрес АЗ микрокоманды МЗ. 35

По импульсу 62 результат арифметико-логической операции микрокоманды

Nl с выхода группы элементов 52 ИЛИ записывается в один из приемников (адресный 35, информационный 36 ре- 40 гистры или одйн из группы регистров

37 общего назначения), в зависимости от кода, заданного в поле приемника результата. Кроме того, по импульсу

62 переключается триггер 16, в ре- 45 зулътате чего на выход мультиплексора 9 поступает операционная часть микрокоманды М2 с выхода блока 7 памяти микрокоманд.

Информация с выхода адресного 35 50 и информационного 36 регистров пос.— тупает соответственно на выходы 11 и 12 микропроцессора. Выходы 10—

12 микропроцессора предназначены для подключения к нему внешнего запоминающего устройства {ВЗУ).

Если микропроцессор производит запись в ВЗУ, то по адресу, установАдрес с второго информационного входа блока модификации адреса засылается в регистр 31 ленному на выходе 11, и нулевом значении на выходе 10 микропроцессора в

ВЗУ записываются данные с выхода 12 микропроцессора, В режиме чтения при единичном значении на выход 10 по адресу, установленному на выходе ll микропроцессора, из ВЗУ считывается информация и поступает на вход 13 микропроцессора.

По импульсу 64 блок 4 модификации адреса вырабатывает адрес -А4 микрокоманды М4.

После исполнения микрокоманды

МЗ микропроцессор приступает к выполнению микрокоманды М4 (см. поз. 69).

Микрокоманда М4 является микрокомандой условного перехода и в поле перехода этой микрокоманды бит признака условного перехода равен единице.

Сигналы, характеризующие результат выполнения арифметико-логической операции микрокоманды М4, поступают с выхода признаков операцйонного бло- ° ка 5 на информационный вход блока 8 проверки условий. Мультиплексор 55 в соответствии с кодом, поступающим на его управляющий вход, подключает на первый вход сумматора 56 по модулю два сигнал необходимого условий, На второй вход сумматора 56 па модулю два поступает бит предлагаемого значения условия. Значение этого бита соответствует такому значению условия, при котором после выполнения микрокоманды М4 выполняется иик;рокоманда М5.

Например, реальное,и предполагаемое значение условий совпадают. Тогда значение сигнала на выходе блока

8 проверки условий и сигнала 70 рав1257657

14 на нулю, При этом после выполнения микрокоманды М4 выполняются микрокоманды М5, М6, М7. Аналогично, если при. выполнении микракоманды М7 реальное и предполагаемое значения про- 5 веряемаго условия совпадают, та после выполнения микрокаманды М7 выполняется микракаманда М8.

В этих случаях условные переходы выполняются без нарушения естественного. порядка следования адресов.

Например, при выполнении микрокамандыМ4 реальное и предполагаемое значения условий не совпадают (фиг. 10@).

Сигнал 70 принимает единичное значение, Единичным сигналом с выхода эле" .мента И 19 открываются аба элемента

И 2О и 21, в результате чего при поступлении импульса 6! одновременно вырабатываются импульсы 63 и 64. При- 2О чем по импульсу 63 в регистр 31 бло ка 3 модификации адреса записывается адрес А9 следующий после условного перехода микрокаманды М9 с вы.хода поля. адреса блока 7 памяти микракаманд. Па импульсу 64 в регистр

31 блока. 4 модификации адреса записывается адрес А10 микракоманд М 10.

Адрес микрокоманды М10 формируется иэ адреса А9, .поступающего с выха- 30 да поля адреса блока 7 памяти микрокоманд на первый информационный вход блока 4 модификации адреса.

По импульсу 61 устанавливаются в единицу триггеры 17 .и 18 (см, поз. ?235 и 73)..

Сигналом с инверсного выхода триггера 17 закрывается элемент И 22, в .результате чего осуществляется npuoc FaHaBKa работы операционного блока 5 рр (атсутствие импульсов 62) на два такта, чем предупреждается неравномерное выполнение микрокаманд.

Сигналом с инверсного выхода триггера 18 закрываются элементы И 20 и 21.

При поступлении следующего импульса 61 ни адин из сигналов 63 и 64 ке вырабатывается. Триггер 18 устанавливается в коль (см. паз. 73). В сле-5О дующий тактовый период импульса 61 устанавливается в ноль триггер 17.

Переключается триггер 16 и па сигна- . лу 71 мультиплексор 9 подключает на выполнение микрокаманду М9 (см. паз.

69), В рассмотренном случае условный переход выполняется с нарушением естесч- нна га порядка следования адресов.

В адресной части микрокаманды М9 задан:.адрес микрокоманды МЗ. Признак безусловного перехода в поле перехода микрокоманды М9 равен единице, По импульсу 63 на выходе блока 3 модификации адреса устанавливается адрес

А3 микракаманды МЗ (см. поэ..65). В адресной части микрокаманды М10 задан адрес микракоманды М4. Признак безу-славного перехода микракаманды

М10 равен единице. Па импульсу 64 на выходе блока 4 модификации адреса устанавливается адрес А4 микракоманды М4.

После выполнения микракаманд М9, М 10 выполняют микракоманды МЗ и М4, В данном случае показана выполнение безусловного перехода из микрокоманды М10 в микрокаманду МЗ °

После выполнения микракоманд М5, М6 выполняют микракоманды М7 условного перехода, На фиг. 10Г показана выполнение микракаманды М7 для случая,. когда реальное и предполагаемое значение условия не совпадают.

Микрокаманда М7 выполняется с нарушением естественного порядка следования адресов аналогично рассмотренному выпалнению,микракоманды М4.

Только теперь адрес следующей после условного перехода микракаманды (Nll) формируется на выходе блока 4 модификации адреса. Адрес А12 микрокаманды M 12 формируется на выходе блока 3 модификации адреса, Выполнение безусловного перехода из микрокомандь| М13 выполняется аналогично выполнению безусловного перехода из микракаманды М10.

Ф а р м у л а изобретения

1. Микропроцессор, содержащий опе" рацианный блок, первый и второй блоки модификации адреса, первый и второй блоки памяти микрокаманд, мультиплексор, блок проверки условий, блок синхронизации, причем выход первого блока модификации адреса соединен с адресным входом первого блока памяти микракаманд, выход поля адреса которого соединен с первым информационным входам первого блока модификации адреса и первым информационным входом второго блока модификации адреса, выход которого сое257657 l6

25 элемента ИЛИ блока управления перехо"

40 . дами соединен с первым входом третье45

55

15. 1 динен с адресным входом второго блока памяти микрокоманд,. выход поля адреса которого соединен с вторым. информационным входом второ го блока модификации адреса и с вторым информационным входом первого блока модификации адреса, выходы поля операции первого и второго блоков памяти микрокоманд соединены соответственно с первым и вторым информационными вхо дами мультиплексора, первый, второй и третий информационные выходы которого соединень1 соответственно с управлением обращения к внешним устрой ствам микропроцессора, с входом кода управления операционного блока и с входам кода управления блока проверки условий, входы начальной установки первого и второго блоков модифика ции адреса соединены с входом начальной установки микропроцессора, информационный вход операционного блока соединен с информационным входом микропроцессора, выход признаков результата, первый и второй информационные выходы операционного блока соединены соответственно с информационным входом блока проверки условий, с первым и вторым информационными выходами микропроцессора, о т — 3 лич ающий ся тем, что, с целью повышения производительности, блок синхронизации содержит три IKтриггера, четыре элемента И и два элемента ИЛИ, в микропроцессор введен блок управления переходами, содержащий три элемента И и три элемента ИЛИ, причем входы синхронизации первого, второго и третьего IK-триггеров блока синхронизации соединены с первыми входами второго, третьего и четвертого элементов И блока синхронизации и с входом синхронизации микропроцессора, выход первого IKтриггера блока синхронизации соеди нен с первым входом первого элемента ИЛИ блока синхронизации, с управляющим входом мультиплексора, с первым входом второго элемента И и с инверсным входом первого элемента И блока управления переходами, I и Квходы и вход сброса первого IK-триггера блока синхронизации соединены соответственно с входом логической. единицы микропроцессора и с входом начальной установки микропроцессора, инверсный выход первого IK-триггера блока синхронизации соединен с первым входом второго элемента ИЛИ блока синхронизации, выходы первого и второго элементов ИЛИ блока синхронизации соединены с вторыми входами соответственно второго и третьего элементов И блока синхронизации, выхо- . ды второго и третьего элементов И блока синхронизации соединены с входами синхронизации соответственно второго и первого блоков модификации адреса, выход признака условного перехода и выход признака безусловного перехода поля перехода первого блока памяти микрокоманд соединены с вторыми входами соответственно второго элемента И и второго элемента

ИЛИ блока управления переходами, выход признака условного перехода и вы" ход признака безусловного перехода поля. управления второго блока памяти микрокоманд соединены с вторыми входами соответственно первого элемента

И и третьего элемента ИЛИ блока управления переходами, выход первого элемента И блока управления переходами соединен с первыми входами первого и второго элементов ИЛИ блока управления переходами, выход второго элемента И блока управления переходами соединен с первым входом третьего элемента ИЛИ и со вторым входом первого элемента ИЛИ блока управления переходами,. выход второго и третьего элементов ИЛИ блока управления переходами соединены с первым входом уц-. равления модификацией адреса соото ветственно первого и второго блоков модификации адреса, выход первого

ro элемента И блока управления переходами и с вторым входом управления модификацией адреса первого и второго блоков модификации адреса, выход третьего элемента И блока управления переходами соединен с первым входом первого элемента И блока синхронизации, выход первого элемента И блока синхронизации соединен с вторыми входами первого, второго элементов

ИЛИ и с входами I второго и третьего

IK-триггеров блока синхронизации, инверсный выход второго IK-.òðèããåðà блока синхронизации соединен с вторыми входами первого и четвертого элементов И блока синхронизации, инверсный выход третьего IK-триггера . блока синхронизации соединен с тре12576

17 тьими входами второго и третьего элементов И и с входом К второго IKтриггера блока синхронизации, прямой выход третьего IK-триггера блока синхронизации соединен с входом К третьего IK-триггера блока синхронизации, выход четвертого элемента И блока синхронизации соединен с входом синхронизации операционного блока, выход блока проверки условий 1Î соединен со вторым входом третьего элемента И блока управления переходами.

2. Микропроцессор по п. 1, о тл и ч а ю шийся тем, что блок модификации адреса содержит регистр, два сумматора и мультиплексор, причем первый информационный вход мультиплексора соединен с вторым информационным входом блока, второй информационный вход мультиплексора соединен с выходом первого сумматора, первая группа входов которого соединена с третьим информационным входом мультиплексора и с первым информаци57 18 онным входом блока, вход младшего разряда второй группы входов первого сумматора соединен с шиной логической единицы, остальные входы второй группы первого сумматора подключены к шине логического нуля, первый и второй разряды управляющего входа мультиплексора соединены соответственно с .первым и вторым разрядами входа управления блока, выход мультиплексора соединен с информационным входом регистра, входь1 сброса И записи которого соединены соответственно с входом начальной установки и с вхо-. дом синхронизации блока, выход региСтра соединен с выходом блока и с первой группой входов второго сумматора, второй разряд второй группы входов второго сумматора .соединен с шиной логической единицы, остальные входы второй группы второго сумматора соединены с шиной логического нуля., выход второго сумматора соединен с четвертым информационным входом мультиплексора, 1257657

1257657

1257657

4ьг. r0cr

+rug. fi7gf

Составитель В. Кочедыков

Редактор М. Недолуженко Техред Л..Сердюкова Корректор И. Муска

Заказ 4958/48 . Тираж 671 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, PaymcxaR наб., д. 4/5

Производственно-.полиграфическое предприятие, г. ужгород, ул. Проектная, 4