Устройство для реализации логических функций

 

Изобретение относится к вычислительной технике и может быть использовано для упр;авления технологическим оборудованием, алгоритм кочторо го описывается логическими уравнениями а также для моделирования цифровых устройств с целью их проверки и диагностики. Цель изобретения - повьгаение быстродействия. Устройство содержит блок буферных регистров, регистр новых значений входных сигналов , регистр новых значений выходных сигналов, регистр старых значений входных сигналов, регистр старых значений выходных сигналов, два блока сумматоров по модулю два, два. элемента ИЛИ, регистр измененных состояний входных сигналов, регистр измененных состояний выходных сигналов , два блока памяти, блок фиксации номеров вычисляемых функций, операционный блок и блок синхронизации. Указанная совокупность элементов позволяет достигнуть цели изобретения. 7 ил. (Л NJ

СОЮЗ СОЮТСНИХ

WW&

РЕСПУБЛИК

А2

093 (И) рр 4 G 06 F 15/20

ФГ:

3ь

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ k ОТКРЫТИЙ

И.АЕТОРСКОМЪГ СВИД ЕТЕЛЬС ГВУ (61) 1164724 (21:) 3576573/24-g4 (22) 08,04.83 .(46) 15.09.86. Ham. У 34 (71) Могилевский мащиностроительный

: институт (72) Г.В.Куклин и В.11,Павучук (53) &81..325(088.8) (56) Авторское свидетельстао СССР

Р 1 164724, кл. С О& .F 1S/20, 1982. (34) УСтРОйстВО -ДЛЯ РВАЛИЗАЦИИ ЛОГИ:,.ЧЕСКИХ ФУНКЦИЙ -(57) .Изобретение относится к вычис.. лительной технике и может быть использовано для управления техноло гическим оборудованием, алгоритм ко:.торого описывается логическими уравнениями, а также для моделирования цифровых устройств с целью их проверки и диагностики. Цель изобретения— повышение быстродействия. Устройство содержит блок буферных регистров, регистр новых значений входных сигналов, регистр новых значений выходных сигналов, регистр стариных.значений входных сигналов, регистр старых значений выходных сигналов, два блока сумматоров по модулю два, два, элемента ИЛИ, регистр измененных состояний входных сигналов, регистр измененных состояний выходных сигналов, два блока памяти, блок фиксации номеров вычисляемых функций, операционный блок и блок синхронизации. д

Указанная совокупность элементов позволяет достигнуть цели изобретения.

7 ил.

1257658

Изобретение относится к вычислительной технике и может быть использовано для управления технологическим оборудонанием, алгоритм которого описывается логическими уравнениями, а также для моделирования цифровых устройств с целью их проверки и диагностики.

Целью изобретения является повышение быстродействия устройства.

На фиг. 1 изображена структурная схема устройства, на фиг. 2 — структурная схема узла инструкций, входящего в состав операционного блока, на фиг. 3 — структурная схема узла логических операций, нходящего н состав того же блока, на фиг. 4 — структурная схема блока фиксации номеров вычисляемьпо функций, на фиг. 5 — Аормат инструкций, на фиг. 6 — алгоритм работы устройства для реализации логических функций; на фиг, 7 — вариант реализации блока синхронизации.

Устройство для реализации логических функций (фиг. 1) содержит блок 1 буферньгх регистров, регистр 2 новых значений входных. сигналов, регистр 3 новых значений выходных сигналов, регистр 4 старых значений входных сигналов, регистр 5 старых значений выходных сигналов, первый блок 6 сумматоров по модулю два, второй блок 7 сумматоров по модулю два, первый элемент ИЛИ 8, регистр

9 измененных состояний входных сигналов, регистр 10 измененных состояний выходных сигналов, первый и второй блоки 11 и 12 памяти, блок 13 фиксации номеров вычисляемых функций, второй элемент ИЛИ 14, опера-. ционный блок 15, блок 16 синхронизации. Устройство содержит все элементы, узлы и блоки, а также связи основного изобретения и отличается от него лишь дополнительной связью регистра 5 старых значений выходных сигналов с дополнительной (четвертой) группой информационных входов операционного блока 15, выполненного согласно фиг. 2 и 3, Блок ..буферных регистров может быть выполнен в виде двух регистров для приема и хранения входной и хранения и выдачи выходной информации, Операционный блок 15 состоит из двух узлов — узла инструкций и узла .логических операций„ Узел 17 инструкций (фиг. 2) содержит элемент 18 задержки, два триггера 9, верный элемент И 20, схему 21 сравнения, счет чик 22, дешифратор 23, регистр 24 числа инструкций, регистр 25 инструкций, первую группу 26 элементов И и первую группу 27 элементон ИЛИ. Узел

28 логических операций (фиг. 3) содержит регистр 29 операций, первый и второй дешифраторы 30 и 31 признаков, вторую, третью, четвертую, пятую, шестую, седьмую, восьмую, девятую и десятую группы 32-40 элементов И, регистр .41 входных переменных, первый и второй регистры 42 и 43 выходных переменных, регистр 44 промежуточных переменных, первый и второй дешифраторы 45 и 46 адреса, одиннадцатую, двенадцатую и тринадцатую группы 4749 элементон И, вторую, третью, четвертую, .пятую, шестую, седьмую, восьмую и девятую группы 50-57 элементов

ИЛИ, второй, третий, четвертый, пятый, шестой, седьмой, восьмой, девятый, десятый, одиннадцатый, двенад= цатый, тринадцатый, четырнадцатый, пятнадцатый шестнадцатый и семнадцатый элементы И 58-73, первый, вто-рой, третий, четвертый, пятый и шестой элементы ИЛИ 74 — 79.

Блок 13 фиксации номеров вычисляемых функций (фиг, 4) представляет собой двухступенчатый регистр, каждая ступень которого включает столько триггеров, сколько логических функций хранится в памяти устройства, и содержит первую группу 80 триггеров, первую и вторую группы 81 и 82 элементов И, вторую группу 83 триггеров, группу 84 элементов задержки, элемент

ИЛИ 85 и элемент 86 задержки, Информация о вычисляемой логической функции поступает в регистр,инструкций из второго блока памяти в следующем виде

КЧИ вЂ” код числа инструкций (код чис-. ла равЕн количеству элементарных операций .,и Ъ и вычисляемой логической функции). Таким образом, разрядность регистра инструкций определяется наибольшим числом элементарных операций и Ь в вычисляемой функции или числом инструкций по выполнению этих элементарных операций. Структура

j-той инструкции И j представлена на фиг. 5. Инструкция состоит из опе257658 4 ление только тех логических Функций из системы логических функций (СЛФ), в которые входят переменные, изменившие свои значения. Системы логических функций, выполняемые устройством, могут иметь вид у, (т: к ) у Г (к -1 ) ° 3 = l р и а

Ур - )р V=1ðøð Z,(t„) 1, ш8 . )

10 где t — время начала. выполнения очек редного k-го шага решения уравнений; х — входные переменные;

15 у — выходные переменные.

Для определения выполняемых на текущем шаге работы устройства логических функций необходимо фиксировать старые и новые состояния вход20 ных и выходных переменных, для чего вводятся векторы 1У и Ын туру: разряды 1-ш первого адреса и разряды 1-m второго адреса (ш=1о8 п, где и — число, равное наибольшему номеру входных или выходных перемен-. ных) содержат адрес (номер) первого З0 и второго операндов соответственно.

Алгоритм работы устройства для реализации логических функций представлен на фиг. 6 и поясняет последовательность выработки управляющих 35 сигналов 1,-1,0, а также действия, производимые по этим сигналам в со.ответствующих блоках устройства. Дан" ное устройство работает аналогично известному и по управляющим сигналам,0

10-1ю выполняет те же самые действия.

Дополнительно в устройстве по сигналу 1 происходит сброс вновь введенного регистра 43, а по сигналу

15 происходит прием в этот регистр 45 содержимого регистра 5.

Блок 16 синхронизации (фиг. 7) не имеет никаких изменений. и содержит генератор 87 импульсов, триггер

88, два элемента И 89, элемент 90 задержки, генератор 91 тактовых импульсов, два элемента НЕ 92 и группу 93 элементов И.

Устройство работает следующим образом.

Алгоритм работы основан иа выполнении следующей последовательнос-, .ти операций, обеспечивающей вычис3 1 рационной и двух адресных частей., Операционная часть имеет следующую структуру: первый разряд содержит признак выполняемой операции ("1"— выполняется .операция !. "0" — операция Й ), второй и пятый разряды представляют собой признаки вхождения первого и второго операндов соответственно ("1" — беэ инверсии, "0"— с инверсией), третий, четвертый, шестой и седьмой разряды — признаки принадлежности первого и второго .операндов соответственно ("11" — операнд принадлежит jx (t „, )1, "01"—

-операнд является промежуточным результатом, "10" — операнд принадлежит (у (t„)I, "ОО" — операнд принадлемит у (t„,. )1 ). Формат и отруиту ра инструкции остаются без изменения. Отличие от основного изобретения заключается лишь во введении дополнительного признака принадлежности (для первого и второго операндов) переменным из регистра 5. Адресная часть имеет следующую струкс.

M = (W>, j=l, лти (х, 1=1,п, у - р 3=<+1 р п+щр

Wн = (W; р j--1. и+щ ) н х;, j=l и у. „,,1=.п+1, и+ш.

Значения элементов векторов Я с и Ы„хранятся в разрядах регистров

4, 5 и 2, 3 соответственно. Векторы и Мн состоят каждый из двух компонент: М =(Х, 7,), W„=(X» Y„g.

Изменение значений входных переменных

Х, поступивших в начале текущего шага, по отношению к входным переменным Хс, сохранившимся с предыдущего шага, а также изменение значе" ний выходных переменных Y сформированных в конце предшествующего шага н переданных на текущий mar, по

oTHoB!BHt90 K BbfxoPHMM пеРеменным 70, хранящимся с предшествующего шага (с момента пеРеДачи Ус: Y„Ha преДшествующем шаге), определяют отличные от нуля значения компонент Хн „ и Т„ „ вектора W„=jW;, j=l, и+в).

Переменные, нзменившйе свои значения по отношению к предшествующим значениям, фиксируются "единицами" в разрядах регистров 9 и 10 и определяются, по следующему правилу ,и с ю

1 -1 ;0+1 ;. 5=1,п+ш.

Выполнение операции суммирования по модулю два осуществляется в устройстве с использованием сумматоров

6 и 7. Дня определения номеров функ

1257658

S ций СЛФь выполняемых на текущем шаге, формируется матрица вхождения М размерности и к(п+ш) . Элемент матрицы m равен "1", если в логическую

Ц функцию для вычисления у. входит пе-! ременная xj» j=l,п, нпн переменная

yI „, й»1, т+и.. В прае»»яном спучае ш;! =О. Составленная таким образом матрица М хранится в блоке 11.

Решаемые на текущем шаге логические !О уравнения определяются отличными от нуля элементами вектора решаемых уравнений

W = W, j 1,m

Вектор W определяется в резульГ тате выполнения операции W МЮц, Р которая в данном устройстве реализована путем использования памяти .ассоциативного типа, когда в блоке 2б

11 зафиксированы ассоциативные признаки, соответствующие элементам матрицы вхождений М к подача на вход блока 11 сигналов с выходов регистров 9 и 10 позволяет на выходе бло- 25 ка 11 получить значения элементов вектора 11, которые фиксируются в блоке 13. В соответствии с опреде-ленными по приведенному правил(элементами вектора 1!< осуществляется последовательное вычисление логических функций по определению значений у если W. 0. При этом адрес «ычисФ ь

J ляемой логической функции однозначно определяется номеРом РазРяда блоР ка 13, для которого W>40 ° В соответствии с таким адресом вычисляемая функция из блока 12 передается в операционкый блок 15. После того как вычислены логические функции, для ,к которых У;ФО, текущий шаг работы устройства завершается окончанием формирования нового слова выходной информации ув и устройство перейдет на прием очередного нового слона 45 входной информации Х». Последовательность обработки информации по шагам с момента пуска устройства при !!1,ФО к наличии вычисляемых функций 1 случай ) — Ъ„=О, случай 2 — W((гО> вычисляемые функции отсутствуют, т.е.

S Оь ке представляет .интереса, так как устройство вновь обращается за входной информацией к подтверждает выходные сигналы до тех пор пока не произойдет изменение входной информации! можно представить таким эбразом: б

Нулевой mar Х„, Х,, У„, У,, Первый шаг 1) Хк: =Х кь,р Ув(ь: =У((lj

У ыьм ° Уь®У ь

3) При S, =1, Х:=Х„: ! l aQC

ex н

4) При Я =! вычисляем

СЛФ и формируем ! ун » ь II

Второй mar 1) Х„:=Хвь р Увь(к,=Ук, р " к"

3) При S! =1, ХС.=Х =

Хвьь Ус Ук ь

4) При S 1 вычисляем

СЛФ и формируем

il ун» ь! III .III

Третий. mar 1) X,;=Хьь ь Уе(кк =У((»

Ук ь У((р (к,(4) При S =! вычисляем

СЛФ и формируем н!

У„к т,д.

При этом для третьего шага

If(Х - входное слово, полученное в начале текущего (третьего шага иэ внешней среды (Х „ ); (к

Х„ „ - отражает изменение получен«! ного значения Х по отношению к знак( (( чению Х,, сохранившемуся с предыдущего шага;

III

У„ „ — отражает изменение сформированного в конце предыдущего шага

Il значения Y„ по отношению к значению

У, сохранившемуся с предыдущего шага; . к(У„ — выходное слово, сформированное в конце текущего шага, которое в начале следующего шага выдано во внешнюю среду как реакция на входное воздействие, поступившее в начале текущего шага.

По сигналу "Пуск" запускается блок 16 синхронизации и начинает вырабатывать управляющие сигналы

lш. Импульсом 1 устанавливаются в исходное состояние все элементы и узлы устройства, т,е. сбрасываются в нулевое состояние два регистра блока 1, регистры 2-5, сумматоры 6 и

7, регистры 9 и 10 (фнг, !),Регистр

41, регистры 42 к 43 !фиг. 3)р трепягер 19 признака S4 (фиг. 2) триггеры первой и второй ступени блока 13

15 (фиг. 3). Далее по сигналу 1 устанавливается в ."0" триггер 19 признака S (фиг. 2). Сигнал 17 производит прибавление единицы в млад Ъ II ший разряд счетчика 22 блока 15, По сигналу 1 производится опрос схемы 21 сравнения блока 15, передача инструкции, номер которой сбответствует числу в счетчике 22 и которая .выбирается дешифратором 23 бло-. ка 15, на вход узла 28 логических операций (фиг. 2 и 3). Дешифратор

23 выбирает также разряд в регистре

44, номер которого соответствует номеру выбранной инструкции, для приема промежуточного результата.

При отсутствии сигнала с выхода схемы 21 блоком 16 вырабатывается сигнал 1 пО кОтОрОму прОизвОдится занесение результата выполненной инструкции в подготовленный для приема разряд регистра 44. В случае появления сигнала с выхода схемы 21 устанавливаются в "единичное" состояние триггеры 19 признаков $ и S4 и из блока 16 подается сигнал 1,, по которому производится занесение результата выполненной инструкции в подготовленный для приема pasряд регистра 3 (фиг. 1), а через со-. ответствующие элементы задержки производится сброс триггера 19 признака S4 и триггеров 80 второй ступени блока 13. Таким образом до выдачи сигнала со схемы 21 производится поочередное выполнение всех инструкций вычисляемой логической функции.

При выполнении последней инструкции выдается сигнал со схемы 21 и результат заносится в регистр 3. Затеи процесс вычисления СЛФ повторяется для очередной функции до тех пор, пока не будут вычислены все избранные функции. Тогда признак $ =0 и ранее установленный признак $, 0 переводит блок 16 на выдачу сигналов для приема очередного входного и выдачу полученного выходного слова. Останов устройства происходит при отключении питания.

Формула изобретения

Устройство для реализации логических функций по авт,св, 9 1164724, о т л и ч а ю щ е е с я тем, что, с целью повьппения быстродействия, в операционный блок дополнительно

7 1257658 8 (фиг. 4), в единичное состояниетриггер 19 признака S> (фиг. 2) . B начале каждого нового шага (фиг,1) в регистре 3 записаны значения выходных сигналов, соответствующие окончанию предшествующего шага, а в регистре 4 и в регистре 5 — началу предшествующего шага. Если элемент

8 не зафиксировал изменений входных и (или) выходных сигналов, т.е. S, = 10

=0 если на выходе элемента 14 S =О, то блок 16 выдает управляющие сигналы l, 1,,1, По сигналу 1, произво.дится прием очередного нового слова входной информации в блок 1. Сиг- t5 налом 1 осуществляется передача входной информации иэ блока 1 в регистр 2 и выходной информации из регистра 3 в блок 1. По сигналу 1> производится поразрядное сложение по 20 модулю два содержимого регистров 2 и

4 в сумматоре 6 и содержимого регистров 3 и 5 в сумматоре 7, а также выдача из блока 1 выходных сигналов, которые подтверждают предыдущие снг- 25 калы. Если в результате вновь произведенного сравнения выявлено изменение входных сигналов, то на выходе элемента 8 появится $ =1. В этом случае блок 16 вырабатывает сигнал 14, по которому производится передача признака из регистров 9 и 10 для обращения к блоку 11 памяти, а из него на вход блока 13 выдаются номера функций, в которые входят переменныею35 изменившие свои значения, Do сигналу

1» осуществляется также передача содержимого регистров 2 и 3 в регистры 4 и 5 соответственно и установка S =О. С выхода 1 блока 13 информация о наличии вычисляемых функций поступает на входы элемента 14.

Лри наличии вычисляемых функций на выходе элемента 14 появится сигнал

$ =1. Тогда очередной сигнал блока 45

16 (сигнал 1 ) подается на управляющий вход блока 13. По этому сигналу с выхода 3 блока 13 выдается сигнал выборки функции из блока 12 памяти, а через выход 2 блока 13 выдаетсяраэрешение на прием результата вычисления функции в тот разряд регистра 3, номер которого соответствует номеру. вычисляемой функции. Ло сиг.налу 1 сбрасывается в "0" счетчик

22 в блоке 15 (фиг. 2) и передается содержимое регистров 2, 3 и 5 устройства в регистры 41, 42 и 43 блока

12

Введены второй регистр выходных переменных, одиннадцатая, двенадцатая, и тринадцатая группы элементов И, восьмая и девятая группы элементов

ИЛИ, шестнадцатый и семнадцатый элементы И, причем первые входы элементов И одиннадцатой группы и синхровход второго регистра выходных переменных соединены с группой управляющих входов операционного блока, вторые входы элементов И одиннадцатой группы подключены к выходу регистра старых значений выходных сигналов, выходы элементов И одиннадцатой группы соединены с информационным входом второго регистра выходных переменных, .выход которого подключен к первым входам элементов И двенадцатой и три57658 |О надцатой групп, вторые входы которых соединены с выходами соответственно первого и второго дешнфраторов адреса, выходы элементов И две-. надцатой и тринадцатой групп подклю" чены к входам элементов ИЛИ соответственно восьмой и девятой групп, выходы шестнадцатого и семнадцатого элементов И соединены с входами соответственно первого и третьего элементов ИЛИ, первые входы шестнадцатого и семнадцатого элементов И подключены к выходам соответственно первого и второго дешифраторов призна15 ков, а вторые входы шестнадцатого и семнадцатого элементов И соединены с выходами элементов ИЛИ соответственно восьмой и девятой групп.

1257658

1257б58, 1257658 фиг.7

Составитель Г,Виталиев

Техред Л.Сердюкова Корректор Л.Патай

Редактор М.Недолуженко

Тираж 671 . Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

)13035, Москва, Ж-35, Раушская наб., д. 4/5

Заказ 4958/48

Производственно-полиграфическое предприятие, г. ужгород, ул, Проектная, 4