Интегрирующая вычислительная структура

 

Изобретение позволяет расширить область применения за счет обеспечения возможности использования интегрирующих вычислительных структур в прогнозирующих системах управления высокоскоростными динамическими объектами с предвидением результатов управления, что имеет большое значение для оперативного вмешательства в процесс управления с целью предотвращения аварийных ситуаций. Положительный эффект достигается введением блока расчетных параметров, блока постоянных параметров, блока граничных параметров, счетчика текущего времени, блока сравнения, блока памяти, блоков образования приращений , шести блоков коммутации, дешифратора , датчиков управляющих воздействий, датчиков управляемых параметров и элементов ИЛИ. 7 з.п. ф-лы, 11 ил. ю сл to 01 а 1С

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (б11 С 06 J i/02

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABT0PCHOMV СВИДЕТЕПЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3367134/24-24 (22) 23. 12. 81 (46) 15. 09. 86. Бюл. В 34 (72) В. Ф. Гузик, В. Б. Диомидов, . Г. Н. Евтеев, А. В. Каляев, P.Р. Крюков, И.N. Криворучко, А.B. Румянцев и Э.И.Яровой (53) 681. 3 (088. 8) (56) Авторское свидетельство СССР

Р 481916, кл. G 06 J 1/02,. 1973.

Авторское свидетельство СССР

Ф 680001, кл. С 06,Х.1/02, 1978.

Авторское свидетельство СССР

Ф 532112, кл. G 06 J 1/02, 1974.

{54) ИНТЕГРИРУЮЩАЯ ВЫЧИСЛИТЕЛЬНАЯ

СТРУКТУРА (57) Изобретение позволяет расширить область применения за счет обеспечения возможности использования инте„„SU„„1257672 А 1 грирующих вычислительных структур в прогнозирующих системах управления высокоскоростными динамическими обьектами с предвидением результатов управления, что имеет большое значение для оперативного вмешательства в процесс управления с целью предотвращения аварийных ситуаций. Положительный эффект достигается введением блока расчетных параметров, блока постоянных параметров, блока граничных параметров, счетчика текущего времени, блока сравнения, блока памяти, блоков образования приращений, шести. блоков коммутации, дешифратора, датчиков управляющих воздействий, датчиков управляемых параметров и элементов ИЛИ. 7 э.п. ф-лы, 11 ил.

1257672

Изобретение относится к вычисли— тельной технике и предназначено для использования в системах полуавтоматического и ручного управления высокодинамичными объектами или быстро протекающими процессами с прогнозированием результатов управления.

Цель изобретения — расширение области применения за счет введения и технической реализации режима периодического решения систем уравне-. ний с быстродействием, обеспечивающим прогнозирование результатов управления, и согласования времени реакции человека-оператора со скоростью протекания управляемого процесса.

Ня фиг. 1 изображена блок-схема интегрирующей вычислительной структуры (ИВС); на фиг.2 — пример реализации блока управления; на фиг,3 — схема реализации решающего блока; на фпг.4 — схема реализации блока расчетных параметров; на фиг.5 — схема реализации аналогичных по своей структуре блока постоянных параметров и блока граничных параметров; ня фиг.6 — схема реализации блока программно-изменяемых параметров; ня фиг.7 — схема реализации блока образования приращений; на фиг.8 — схема реализации первого блока комму1ации; на фиг.9 — схема реализации второго блока коммутации; на фнг.10— схема реализации аналогичных по своей структуре третьего, четвертого, пятого, шестого и седьмого блоков коммутаць|и1 ня фиг.!1 — схема реализации блока вывода.

В состав интегрирующей вычисли.тельной структуры (фиг.i) входят блок управления, решающие блоки 2, блок

3 вывода, первь|й блок 4 коммутации, блок 5 расчетных параметров, блок 6 постоянных параметров, блок 7 программно-изменяемых параметров, блок

8 граничных параметров, счетчик 9 текущего времени, блок 10 сравнения, блок l1 памяти, блоки 12 образования приращений, второй 13, третий 14, четвертый 15, пятый 16, шестой 17,, седьмой 18 блоки коммутации, дешифратор 19, датчики 20 управляющих воздействий, датчики 21 управляемых параметров, элементы ИЛИ 22.

Первый вьгхоц блока 1 управления соединен с первым входом каждого решающего блока 2, я второй выход — с входом блока 3 выводя. Группа входов каждого решающего блока 2 соединена с соответствующей группой выходов первого блока 4 коммутации, каждый вход первой группы входов которого соединен с первым выходом соответствующего решающего блока 2.

Третий выход блока l управления соединен с входом блока 5 расчетных параметров, с входом блока 6 постоянных параметров, с входом блока 7 программно-изменяемых параметров и с входом блока 8 граничных параметров. Четвертый выход блока 1 управления соединен с входом счетчика

9 текущего времени, а пятый выход соединен с входом блока 10 сравнения.

Шестой выход блока 1 управления соединен с входом блока 11 памяти, а седьмой выход соединен с первым входом каждого блока !2 образования приращений.

Группа выходов блока 1 управления соединена с второй группой вхо" дов первого блока 4 коммутации и с первыми группами входов второго блока 13 коммутации, третьего блока 14 коммутации, четвертого 15, пятого lб,шестого .

17 и седьмого 18 блоков коммутации.

5

Группа выходов блока 5 расчетных параметров соединена с первой группой входов блока 11 памяти, вторая групrra входов которого соединена с первой группой выходов второго блока 13 коммутации, а группа выходов соединена с второй группой входов второго блока l3 коммутации, каждый вход третьей группы входов которого соединен с вторым выходом соответствующего решающего блока 2.

Группа выходов блока 6 постоянных параметров соединена с второй группой входов третьего блока 14 коммутации.„

Группа выходов блока 7 программноизменяемых параметров соединена с второй группой входов четвертого блока 15 коммутации.

Группа выходов блока 8 граничных . параметров соединена с второй группой входов пятого блока 16 коммутации, группа вьгходов которого соединена с первой группой входов блока 10 сравнения, вторая группа входов которого соединена с группой выходов шестого блока 17 коммутации, каждый вход второй группы входов которого

1257672 соединен с вторым выходом соответствующего решающего блока 2.

Группа входов блока 1 управления, первая группа входов блока 3 вывода и группа входов дешифратора 19 соединены с группой выходов счетчика 9 текущего времени.

Группа входов блока 7 программноизменяемых параметров соединена с группой выходов дешифратора 19.

Второй вход каждого блока 12 образования приращений соединен с выходом соответствующего датчика 20 управляемых воздействий.

Каждый вход третьей группы вхо— дов первого блока 4 коммутации соединен с выходом:соответствующего .блока l2 образовайия приращений.

Каждый вход второй группы входов седьмого 18 блока коммутации соединен с выходом соответствующего датчика 21 управляемых параметров.!

О

f5

Каждый выход второй группы выходов второго блока 13 коммутации соединен

25 с первым входом соответствующего элемента ИЛИ 22.

Каждый выход первой группы выходов третьего блока 14 коммутации соединен с вторым входом соответствуt юще го элеме н та ИЛИ 22.

Каждый выход первой группы выходов четвертого блока 15 коммутации соединен с третьим входом соответствующего элемента ИЛИ 22.

Каждый выход первой группы выхбдовЗЗ седьмого блока 18 коммутации соединен с четвертым входом соответствующего элемента ИЛИ 22.

Второй вход каждого решающего блока 2 соединен с выходом соответствую-4О щего элемента ИЛИ 22.

Вторая группа входов блока 3 вывода соединена с группой выходов блока 10 сравнения.

В состав блока i управления 45

{фиг.2) входят пульт 23 управления, узел 24 сравнения, элемент И 25, генератор 26 тактовых импульсов, счетчик 27 шагав интегрирования, счетчик 28 итераций, узел 29 триггеров, распределитель 30 импульсов, узел 31 выработки потенциала ввода, узел 32 пуска-останова, узел 33 выработки потенциала записи исходных данных, узел

34 выработки потенциала записи точ- 55 ки, причем распределитель 30 импульсов включает в себя набор 35 элементов И, сдвигающий регистр 36 и элемент И 37. Узел 31 выработки потенциала ввода включает в себя первый триггер 38, первый элемент И 39, первый элемент 40 зацержки, первый элемент ИЛИ 41, второй триггер 42, второй элемент И 43, второй элемент

44 задержки, второй элемент ИЛИ 45.

Узел 32 пуска-останова содержит первый триггер 46, элемент И 47, элемент ИЛИ 48 и второй триггер 49.

Узел 33 выработки потенциала записи исходных данных содержит первый элемент И 50, первый элемент ИЛИ 51, триггер 52, второй элемент И 53, элемент 54 задержки, второй элемент

ИЛИ 55. Узел 34 выработки потенциала записи точки содержит первый элемент ИЛИ 56, первый триггер 57, первый элемент 58 задержки, первый элемент И 59, второй. элемент 60 задержки, второй триггер 61, второй элемент И

62,третий элемент 63 задержки, второй элемент ИЛИ 64 третин триггер 65 третий элемент И бб, четвертый элемент 67 задержки, третий элемент HJIH 68.

Позициями 69 — 75 обозначены соответственно первый, второй, третий, четвертый, пятый, шестой и седьмой выходы блока 1 управления.

Позицией 76 обозначена группа выходов блока 1 управления, а позицией

77 — группа входов блока 1 управления.

Первый выход пульта 23 управления соединен с входом узла 24 сравнения и с первым входом элемента И 25, второй вход которого соединен с выходом генератора 26 тактовых импульсов.

Второй выход пульта 23 управления соединен с первым входом счетчика 27 шагов интегрирования и с первым входом счетчика 28 итераций.

Группа входов узла 29 триггеров соединена с группой выходов набора 35 элементов И распределителя 30 импульсов, группа входов которого соединена с первой группой выходов сдвигающего регистра 36 распределителя 30 импульсов, вторая группа выходов которого соединена с группой входов элемента И 37 распределителя 30 импульсов. выход которого соединен с первым входом сдвигающего регистра 36.

Выход узла 24 сравнения соединен с единичным входом первого триггера 38 узла 31 выработки потенциала ввода, единичный выход которого соединен с входом первого элемента И 39 узла 31, выход которого через первый элемент

12576

40 задержки соединен с входом первого элемента ИЛИ 41 узла 31, выход которого соединен с нулевым входом первого триггера 38 узла 31.

Выход первого элемента И 39 узла

31 соединен также с единичным нходом второго триггера 47 узла 31„ единичный выход которого соединен с входом второго элемента И 43 узла 31, выход которого через второй элемент 44 за- 1О держки узла 31 соединен с входом второго элемента ИЛИ 45 узла 31, выход которого соединен с нулевым входом второго триггера 42 узла 31.

Третий выход пульта 23 управления 15 соединен с единичным входом перного триггера 46 узла 32 пуска-останона, единичный вьгход которого соединен с входом элемента И 47 узла 32, выход которого соединен с входом элемента 20

ИЛИ 48 узла 32, ныход которого соединен с нулевым входом второго триггера

49 узла 32, единичный вход которого соединен с выходом второго элемента

44 задержки узла 31. 25

Нулевой выход перного триггера 46 узла 32 соединен с входом первого элемента И 50 узла 33 выработки потенциала записи исходных данных„ выход которого соединен с входом перво-ЗО го элемента ИЛИ 5 1 узла 33, второй вход которого соединен с выходом второго элемента 44 задержки узла

3 1, а выход соединен с единичным входом триггера 52 узла 33, единичный выход которого соединен с входом второго элемента И 53 узла 33, выход которого через элемент 54 задержки узла 33 соединен с входом второго элемента ИЛИ 55 узла 33, выход кото- 4Q рого соединен с нулевым входом триггера 52 узла 33.

Первый выход счетчика 27 шагов интегрирования соединен с вторым входом элемента И 47 узла 32, с нто- 15 рым входом первого элемента И 50 узла 33 и с входом первого элемента ИЛИ

56 узла 34 выработки потенциала записи точки, выход которого соединен с нулевым входом первого триггера 57 50 узла 34, единичный вход которого соединен с выходом первого элемента 58 задержки узла 34, а единичный выход сеодинен с входом первого элемента

И 59 узла 34, второй вход которого у через второй элемент 60 задержки узла 34 соединен с нулевым выходом первого триггера 57 узла 34.

72 Ь

Выход элемента И 59 узла 34 соединен с единичным входом второго триггера 61 узла 34, единичный ньгход которого соединен с входом второго элемента И 62 узла 34, выход которого через третий элемент 63 задержки узла 34 соединен с входом второго элемента

ИЛИ 64 узла 34, выход которого соединен с нулевым входом второго триггера

61 узла 34.

Выход второго элемента,.И 62 узла

34 соединен также с единичйым входом третьего триггера 65 узла 34, единичный выход которого соединен с входом третьего элемента И 66 узла 34, выход которого через четвертый элемент 67 задержки узла 34 соединен с входом третьего элемента ИЛИ 68, выход которого соединен с нулевым входом третьего триггера 65 узла 34.

Второй выход пульта 23 управления соединен также с вторыми входами элементов ИЛИ 41 и 45 узла 31, с нулевым входом триггера 46 и вторым входом элемента ИЛИ 48 узла 32, с вторым входом элемента ИЛИ 55 узла 33, с вторыми входами элементов ИЛИ 56

ИЛИ 64 и ИЛИ 68 узла 34.

Первая группа выходов пульта 23 управления соединена с первой группой входов узла 24 сравнения.

Выход генератора 26 тактовых им-, пульсов соединен также с вторым входом сдвигающего регистра 36 распределителя 30 импульсов.

Второй вход счетчика 27 шагов интегрирования и второй вход счетчика

28 итераций соединены с единичным выходом второго триггера 49 узла 32.

Третий вход счетчика 27 шагов интегрирования соединен с выходом счетчика 28 итераций и с входом пер" ного элемента 58 задержки узла 34.

Третий вход счетчика 28 итераций соединен с первым выходом набора элементов И 35 распределителя 30 импульсов, с вторым входом, первого элемента И 39 узла 31 и с вторым входом второго элемента И 62 узла 34.

Второй выход набора элементов И

35 распределителя 30 импульсов соединен с вторым входом второго элемента

И 43 узла 31, с вторым входом второго элемента И 53 узла 33 и с вторым входом третьего элемента И бб узла

34.

Перный выход 69 блока 1 управления соединен с вторым выходом пульта

1257

23 управления, с выходом генератора

26 тактовых импульсов, с первым выходом узла 29 триггеров, с третьим выходом набора элементов И 35 распределителя 30, с единичным выходом второго триггера 49 узла 32, с единичным выходом триггера 52 узла 33.

Второй выход 70 блока 1 управления соединен с единичными выходами каждогп разряда счетчика 27 шагов интегри- 10 рования и с вторым выходом пульта

23 управления.

Третий выход 71 блока 1 управления соединен с четвертым выходом набора элементов И 35 распределителя

30 импульсов.

Четвертый выход 72 блока 1 управления соединен с вторым выходом пульта 23 управления и с выходом элемента И 25. 20

Пятый выход 73 блока 1 управления соединен с выходом счетчика 28 итераций.

Шестой выход 74 блока 1 управления соединен с вторым выходом пульта

23 управления, с выходом генератора

26 тактовых импульсов, с единичным выходом второго триггера 42 узла

31, с единичным выходом триггера 52 узла 33 и с единичным выходом третье- З0 го триггера 65 узла 34.

Седьмой выход 75 блока 1 управления соединен с вторым выходом пульта

23 управления, с выходом генератора

26 тактовых импульсов, с вторым вы- 3 ходом узла 29 триггеров, с пятым выходом набора элементов И 35 распределителя 30, с единичным выходом триггеоа 52 узла 33.

Группа выходов 76 блока 1 управления соединена с группой выходом пульта 23 управления.

Группа входов 77 блока 1 управления соединена с второй группой входов45 узла 24 сравнения.

В состав решающего блока 2(фиг.3) входят элемент HE 78, первый элемент

И 79, первый элемент ИЛИ 80, второй элемент И 81 узел 82 масштабирова- 50 ния, входной узел 83, сумматор 84 подынтегральной функции, первый элемент 85 задержки, регистр 86 подынтегральной функции, узел 87 умножения, сумматор 88 остатка интеграла, вто- 55 рой элемент 89 задержки, второй элемент. ИЛИ 90, третий элемент И 91, четвертый элемент И 92, регистр 93

672 8 остатка интеграла, узел 94 выделения квантованных приращений.

Позициями 95 и 96 обозначены соответственно первый и второй входы решающего блока 2.

Позициями 97 и 98 обозначены соответственно первый и второй выходы решающего блока 2.

Позицией 99 обозначена группа входов решающего блока 2.

Выход элемента HF. 78 соединен с входом первого элемента И 79, выход которого соединен с первым входом первого элемента ИЛИ 80, второй вход которого соединен с выходом второго элемента И 81, а выход соединен с входом узла 82 масштабирования, выход которого соединен с входом входного узла 83, выход которого соединен с первым входом сумматора 84 подынтегральной функции, второй вход которого соединен через первый элемент 85 задержки с первым выходом сумматора 84 подынтегральной функции, третий вход которого соединен также с выходом первого элемента ИЛИ 80.

Второй выход сумматора 84 подынтегральной функции соединен с входом регистра 86 подынтегральной функции и с входом узла 87 умножения, выход которого соединен с первым входом сумматора 88 остатка интеграла, второй вход которого соединен через второй элемент 89 задержки с первым выходом сумматора 88 остатка интеграла, третий вход которого соединен с выходом второго элемента ИЛИ 90, первый вход которого соединен с выходом третьего элемента

И 91, а второй вход — с выходом четвертого элемента И 92, первый вход которого соединен также с выходом элемента НЕ 78, а второй вход— с выходом регистра 93 остатка интеграла. Выход сумматора 88 остатка интеграла соединен с входом регистра

93 остатка интеграла и с входом узла

94 выделения квантованных приращений.

Первый вход 95 решающего блока 2 соединен с входом элемента НЕ 78, с первыми входами второго и третьего элементов И 8 1 и 9 1, с вторым входом узла 82 масштабирования, с вторым входом регистра 86 подынтегральной функции, с вторым входом узла 87 умножения, с вторым входом третьего

1257672 lO элемента И 91, с вторым входом ре гистра 93 остатка интеграла и с вторым входом узла 94 выдепения квантованных приращений.

Второй вход 96 решающего блока 2 соединен с вторым входом второго элемента И 81.

Первый выход 97 решающего блока 2 соединен с выходом узла 94 выделения квантованных приращений.

Второй выход 98 решающего блока 2 соединен также с выходом первого элемента ИЛИ 80.

Один из входов группы входов 99 решающего блока 2 соединен с входом узла 87 умножения, а остальные входы этой группы входов 99 соединены с группой входов входного узла 83.

Второй вход первого элемента И 79 соединен с выходом регистра 86 подынтегральной функции.

В состав блока 5 расчетных параметров (фиг.4) входят наборная панель 100, элементы И 101, элементы

ИЛИ 102.

Позицией 103 обозначен вход блока

5 расчетных параметров, а позицией

104 — группа его выходов, Каждая группа выходов наборной панели !00 соединена через соответствующую группу элементов И 101 с входами соответствующего выходного элемента ИЛИ 102.

Второй вход каждого элемента И

101 соединен с первым входом 103 блока 5 расчетных параметров.

Выход каждого элемента ИЛИ 102 соединен с соответствующим выходом группы выходов 104 блока 5 расчетных параметров.

В состав блока 6 постоянных параметров, аналогичного по своей структуре блоку 8 граничных параметров и представленного на фиг.5, входят элементы ИЛИ 105, а позициями 106 и 107 обозначены соответственно вход блока б постоянных параметров и группа входов этого блока, причем группа входов каждого элемента ИЛИ

105 соединена с входом 106 блока б постоянных параме.тров, а вьгход каждого элемента ИЛИ 105 соединен с соответствующим выходом группы выходов

107 блока 6 постоянных параметров, В состав блока 7 программно-изменяемых параметров (фиг. 6} входят первые эпементы ИЛИ 108, элементы

И 109, вторые элементы ИЛИ 110, а

5 l0

l5

55 позициями 1!l- l!3 обозначены соответственно группа входов блока 7 программно-изменяемых параметров, группа выходов этого блока и вход этого блока, причем входы каждого первого элемента ИЛИ 108 соединены с выходами соответствующих элементов И 109 каждой группы этих элементов, первые входы каждого из которых соединены с выходами соответствующих вторых элементов ИЛИ 110, а вторые входы элементов И 109 каждой группы этих элементов соединены с соответствующим входом из группы входов 111 блока программно-изменяемых параметров, выход каждого первого элемента ИЛИ

108 соединен с соответствующим выходом группы выходов 112 блока 7 программно-изменяемых параметров, группа входов каждого второго элемента

ИЛИ 1 10 соединена с входом 113 блока 7 программно-изменяемых параметров.

В состав блока 12 образования приращений (фиг. 7) входят первый элемент И 114, первый элемент ИЛИ 115, первый регистр 116 сдвига, второй элемент И 117, первый элемент НЕ

ll8 третий элемент И 119, второй элемент НЕ 120, четвертый элемент

И 121, первый триггер 122, первый элемент 123 задержки, пятый элемент

И 124, второй элемент ИЛИ 125, пер- вый сумматор !26, шестой элемент И

127, третий элемент НЕ 128, второй элемент 129 задержки, третий элемент

ИЛИ 130, второй регистр 131 сдвига, второй сумматор !32, седьмой элемент И 133, третий элемент 134 задержки, четвертый элемент l35 задержки, восьмой элемент И 136, четвертый элемент НЕ f37, девятый элемент И 138, второй триггер 139, десятый элемент И 140, третий триггер l41 одиннадцатый элемент И 142, двенадцатый элемент И 143, четвертый триггер 144, тринадцатый элемент И

145, четырнадцатый элемент И 146, четвертый элемент ИЛИ 147, пятнадцатый элемент И 148.

Позициями 149 и 150 обозначены соответственно первый и второй входы блока 12 образования приращений, а позицией l5 1 — выход блока 12 образования приращений.

Выход первого элемента И l 14 со- единен с входом первого элемента ИЛИ

i15 выход которого соединен с пер125/б вым входом первого регистра 116 сдвига, выход которого соединен с входом второго элемента И 117, второй вход которого соединен с выходом первого элемента НЕ 118, а выход 5 соединен с вторым входом элемента

ИЛИ 115.

Выход регистра 116 сдвига соединен также с входом третьего элемента

И 119, выход которого соединен с 10 входом второго элемента HE 120 и с входом. четвертого элемента И 121, второй вход которого соединен с нулевым выходом первого триггера 122, единичный вход которого соединен с 15 выходом первого элемента 123 задержки, а единичный выход соединен с входом пятого элемента И 124, второй вход которого соединен с выходом второго элемента НЕ 120. 20

Выход четвертого элемента И 121 соединен с входом первого элемента

123 задержки и с входом второго элемента ИЛИ 125, второй вход которого соединен с выходом пятого элемента И

124.

Выход элемента ИЛИ 125 соединен с первым входом первого сумматора 126, второй вход которого соединен также с выходом первого элемента И 114, à 30 первый выход соединен с входом шестого элемента И 127, второй вход которого соединен с выходом третьего элемента HE 1?8, а выход соединен с вхо— дом второго элемента 129 задержки, 35 выход которого соединен с третьим входом первого сумматора 126.

Второй выход первого сумматора 126 соединен с входом третьего элемента

ИЛИ 130, выход которого соединен с 40 входом второго регистра 131 сдвига, выход которого соединен с первым входом второго сумматора 132, первый выход которого соединен с входом седьмого элемента И 133, второй вход 45 которого соединен с выходом третьего элемента НЕ 128, а выход соединен с входом третьего элемента 134 задержки,.

Второй вход второго сумматора 132 соединен с выходом третьего элемента 50

134 задержки, а второй выход этого сумматора соединен с вторым входом третьего элемента ИЛИ 130.

Выход третьего элемента ИЛИ 130 соединен также с входом четвертого 55 элемента 135 задержки, выход которого соединен с входом восьмого элемента И 136 и с входом четвертого

72 12 элемента НЕ 137, выход которого соединен с входом девятого элемента И

138, выход которого соединен с нулевым входом второго триггера 139, единичный вход которого соединен с выходом восьмого элемента И 136.

Выход четвертого элемента 135 задержки соединен также с входом десятого элемента И 140, выход которого соединен с единичным входом третьего триггера 141, единичный и нулевой выходы которого соединены соответст— венца с входом одиннадцатого элемен— та И 142 и с входом двенадцатого элемента И 143, выходы которых соединены соответственно с единичным и нулевым входами четвертого триггера 144, единичный выход которого соединен с первым входом тринадцатого элемента И

145 и с первым входом четырнадцатого элемента И 146, вторые входы которых соединены соответственно с единичным и нулевым выходами второго триггера

139, Выход тринадцатого элемента И 145 соединен с входом пятнадцатого элемента И 148, выход которого соединен с входом четвертого элемента ИЛИ 147, второй вход которого соединен с выходом четырнадцатого элемента И 146, а выход соединен с третьим входом второго сумматора 132..

Первый вход первого элемента И

114, второй вход первого регистра 116 сдвига, вход первого элемента НЕ 118, второй вход третьего элемента И 119, нулевой вход первого триггера 122, вход третьего .элемента HE f28, второй вход второго регистра 131 сдвига, второй вход восьмого элемента И 136 второй вход девятого элемента И 138, второй вход десятого элемента И 140, нулевой вход третьего триггера 14 1, вторые входы одиннадцатого 142.è двенадцатого 143 элементов И и второй вход пятнадцатого элемента И 147 соединены с первым входом 149 блока образования приращений.

Второй вход первого элемента И

114 соединен с вторым входом 150 блока образования приращений.

Выход тринадцатого элемента И

145 и выход четырнадцатого элемента

И 146 соединены с выходом 15 1 блока образования приращений.

В состав первого блока 4 коммута-. ций, представленного на фиг. 8, входят и элементов ИЛИ 152, п групп

1257672

1-4 элементов И 153 и п групп элементов

И 154, причем первая группа входов каждого элемента ИЛИ 152 соединена с выходами соответствующей группы элементов И 153 из и групп этих элементов, а вторая группа входов каждого элемента ИЛИ 152 соединена с выходами соответствующей группы элементов И 154 из и групп этих элементов, первые входы каждого элемента

И 153 каждой из и групп этих элементов соединены с соответствующими входами из первой грунпы входов 155 блока 4 коммутации, а вторые входы каждого элемента И 153 каждой из п 15 групп этих элементов и первые входы каждого элемента И 154 каждой из п групп этих элементов соединены с соответствующими входами из второй группы входов 156 блока 4 коммута- 20 ции, вторые входы каждого элемента

И 154 каждой из п групп этих элементов соединены с соответствующими входами из третьей группы входов

157 блока 4 коммутации, выходы элементов ИЛИ 152 соединены с соответствующими выходами соответствумдих групп выходов 158 блока 4 коммутации.

В состав второго блока 13 коммутации (фиг. 9} входят и групп элемен- ЗО тов И 159, первая группа элементов

ИЛИ 160, и групп элементов И 161, вторая группа элементов ИЛИ 162, Причем выходы каждой группы элементов И 159 из п групп этих элементов соединены с соответствующими входами соответствующих элементов ИЛИ 160> а выходы каждой группы элементов И

161 из и групп этих элементов соединены с соответствующими входами соот-щ ветствующих элементов ИЛИ 162, первые входы каждой группы элементов И

159 из и групп этих эле ментов и первые входы каждой группы элементов И

161 из и групп этих элементов соеди— иены с соответствующим входом из первой группы входов 163 блока 13 коммутации, вторые входы каждой группы элементов И 159 из п групп этих элементов соединены с соответствующими 5Q входами из второй группы входов 164 блока 13 коммутации, вторые входы каждой группы элементов И 161 из и групп этих элементов соединены с соответствующими входами из третьей группы входов 165 блока 13 коммутации, выходы второй группы элементов

ИЛИ 162 соединены с первой группой выходов 166 блока 13 коммутации, а выходы первой группы элементов ИЛИ

160 соединены с второй группой выходов 167 блока 13 коммутации.

В состав аналогичных по своей структуре блоков 14-18 коммутации (фиг. 10) входят и групп элементов

И 168 и группа элементов ИЛИ 169, причем выходы каждой группы элементов

И 168 из и групп этих элементов соединены с соответствующими входами соответствуищих элементов HJlH 169 группы, первые входы каждой группы элементов И 168 из и групп этих элементов соединены с соответствующим входом из первой группы входов 170 блоков 14-18 коммутации, а вторые входы каждой группы элементов И 168 из и групп этих элементов соединены с соответствующими входами из второй группы входов 17 1 блоков 14-18 коммутации, выходы группы элементов ИЛИ

169 соединены с группой выходов 172 блоков 14- 18 коммутации.

В состав блока 3 вывода (фиг. 11) входят неполный дешифратор 173, элемент 174 задержки, элемент НЕ 175, элемент И 176, элемент ИЛИ 177, группа триггеров 178, группа элементов

179 задержки, группа элементов И l80 и групп элементов И l81, и групп триггеров 182, первая группа дешифраторов 183, вторая группа дешифраторов

184, узел 185 индикации, узел 186 звуковой сигнализации, причем выход неполного дешифратора 173 соединен с входом элемента 174 задержки и с входом элемента НЕ 175, выход элемента

174 задержки и выход элемента НЕ 175 соединены с входами элемента И 176, выход которого соединен с первым входом элемента ИЛИ 177, выход которого соединен с нулевыми входами триггеров 178 группы, нулевой выход каждого риггера 178 из группы этих триггеров соединен с входом соответ" ствующего элемента 179 задержки из группы этих элементов, выход каждого из которых соединен с первым входом соответствующего элемента И 180 из группы этих элементов, выход каждого элемента И 180 из группы этих элементов соединен с первыми входами соответствующей группы элементов И

181 из и групп этих элементов, выходы каждой группы элементов И l81 из и групп этих элементов соединены с единичными входами соответствующей

15 12576 группы триггеров 182 из и групп этих триггеров, а нулевые входы каждой группы триггеров 182 из и групп этих триггеров соединены с выходом элемента ИЛИ 177, единичные выходы каждой группы триггеров 182 из и групп этих триггеров соединены с входами соответствующих дешифраторов

183 первой группы дешифраторов, выходы второй группы дешифраторов 184 соединены с первой группой входов узла 185 индикации, вторая группа входов которого соединена с выходами . первой группы дешифраторов 183, третья группа входов узла 185 индика- 15 ции соединена с единичными выходами группы триггеров 178, единичный выход каждого триггера 178 группы триггеров соединен также с вторым входом соответствующего элемента И 180 из группы этих элементов и с соответст— вующим входом из группы входов узла

186 звуковой сигнализации, вход 187 блока 3 вывода соединен с вторым входом Элемента ИЛИ 177, с группой вхо- дов неполного дешифратора 183 и с вторыми входами каждой группы зле— ментов И 181 из п групп этих элементов, группа входов каждого дешифра— тора 184 второй группы дешифраторов соединена с соответствующими входами из первой группы входов 188 блока

3 вывода, а единичный вход каждого триггера 178 группы триггеров соединен с соответствующим входом иэ вто- 35 рой группы входов 189 блока 3 вывода.

Интегрирующая вычислительная структура работает следующим образом.

После включения источника питания интегрирующей структуры генератор 26 40 тактовых импульсов блока 1 управления начинает выдавать тактирующие импульсы, которые поступают на управляющий вход сдвигающего регистра 36 и осуществляют сдвиг той случайной 45 информации, которая была записана в регистр 36 при включении источника питания, а так как на входы элемента

И 37 поступают сигналы с нулевых выходов четных разрядов сдвигающего 50 регистра 36 за исключением последнего разряда, то пока не произойдет обнуление регистра 36, на выходе элемента И 37 сигнал будет отсутствовать.

И лишь после обнуления регистра 36 5Б на выходе элемента И 37 появляется сигнал, который поступает на информационный вход сдвигающего регистра 36

16 и в первый разряд этого регистра записывается единица.

В следующем такте подачей тактирующих сигналов с выхода генератора .

26 эта единица сдвигается во второй разряд регистра 36, а в первый раз- ряд записывается новая единица. Сигналы с единичных выходов регистра 36 поступают на входы группы элементов

И 35, состоящей из двухвходовых элементов И, на входы которых поступают сигналы с единичных выходов соседних разрядов регистра 36, а на выходах образуются распределенные временные импульсы, причем при записи еди— ницы но второй разряд регистра 36 на одном из входов элемента И 37 появляется нулевой сигнал, который закрывает этот элемент и прохождение сигнала на информационный вход регистра

36 прекращается. Записанный в регистр 36 сигнал, представляющий собой две единицы в соседних разрядах, сдвигается до последнего разряда и производит выработку распределенных временных импульсов. После того, как записанный в регистр 36 сигнал сдвинется в последние два разряда, элемент И 37 открывается и в следующем такте в первый разряд регистра 36 записывается новая единица, а единица из предпоследнего разряда записывается в последний и на выходе соответствующего элемента

И группы этих элементов 35, входы которого подключены к единичным входам последнего и первого разрядов регистра 36, появляется последний временной импульс, а в следующем такте единицы записываются уже в первый и второй разряды регистра 36 и выработка распределенных временных импульсов начинается заново уже в новом цикле. Распределенные временные импульсы с выходов группы элементов И 35 распределителя 30 поступают в каждом цикле в узел 29 на единичные и нулевые входы триггеров и производят выработку управляющих потенциалов требуемой длительности, которые с выходов узла 29 триггеров также, как и распределенные временные импульсы с выходов группы элемен тов И 35 распределителя 30, поступают в соответствующие блоки интегрирующей вычислительной структуры для обеспечения организации выполнения различных режимов работы этих блоков.

1257672

Затем подачей сигнала с второго выхода пульта 23 управления 23 блока 1 производится установка ИВС в исходное состояние, причем подачей этого сигнала через выход 69 блока

1 в каждый решающий блок 2 на его вход 95 производится установка в исходное состояние узла 82 масштабирования, регистра 86 подынтегральной функции и регистра 93 остатка интеграла каждого решающего блока 2, подачей же этого сигнала с второго выхода пульта 23 через выход 74 бло— ка 1 сброс производится установка в исходное состояние блока 11 памяти, подачей этого сигнала с второго выхода пульта 23 через выход 75 блока

1 на вход 149 блоков 12 образования приращений устанавливаются в исходное состояние регистры 116 и 131, подачей этого сигнала через выход 72 блока 1 устанавливается в нулевое состояние счетчик 9 текущего времени, а подачей этого сигнала через выход 70 блока 1 на вход 187 блока

3 вывода устанавливаются в нулевое состояние. триггеры 178 группы и триггеры 182 п групп этих триггеров. Кроме того, сигнал с второго выхода пульта 23, пройдя через элемент ИЛИ

41, устанавливает в исходное сосгояние триггер 38, пройдя через элемент

ИЛИ 45, устанавливает в нулевое состояние триггер 42, пройдя через элемент И 47, устанавливает в нулевое 35 состояние триггер 49, пройдя через элемент ИЛИ 55, устанавливает в нулевое состояние триггер 52, пройдя через элемент ИЛИ 56, устанавливает в нулевое состояние триггер 57, прой-4б дя через элемент ИЛИ 64, устанавливает в нулевое состояние триггер 61, пройдя через элемент ИЛИ 68, устанавливает в нулевое состояние триггер

65, а также сигнал с второго выхода пульта 23, устанавливает в нулевое состояние триггер 46 и счетчики 27 и 28. Обнуление триггеров 122, 139, 141 и 144 блока 12 осуществляется временными импульсами, вырабатывае- О мыми распределителем 30 сразу после включения источника питания ИВС.

Затем на пульте 23 управления нажимается клавиша, определяющая программу коммутации выбираемой задачи 55 и соответствующий сигнал через соот-ветствующий выход из группы выходов

76 блока 1 поступает в блок 4 коммутации на соответствующий вход из группы входов l56, в блок 13 коммутации — на соответствующий вход иэ группы входов 163, в блоки 14- 18 коммутации — на соответствующий вход из группы входов 170 и обеспечивает коммутацию решающих блоков 2 между собой и с другими блоками ИВС в со— ответствии с решаемой задачей. При этом блок 4 коммутации по этому сигна лу обеспечивает в соответствии со структурной схемой решаемой задачи соединения решающих блоков 2 между собой и с блоками 12 образования приращений (т.е соединение выходов 97 решающих блоков 2 через соответствующие входы из группы входов 155 блока

4 коммутации, через соответствующие элементы И 15 3 ссответствующих групп иэ и групп этих элементов, открытие этим сигналом из блока 1 управления, через соответствующие элементы ИЛИ

152 и соответствующие выходы из групп выходов 158 с соответствующими входами 99 приращений подынтегральной функции и переменной интегрирования соответствующих решающих блоков 2, а также соединение выходов 151 соответствующих блоков 12 образования приращений через соответствующие входы из групп входов 157 блока 4 коммутации, через соответствующие элементы И 154 соответствующих групп из п групп этих элементов, открытые этим сигналом из блока 1 через соответствующие элементы ИЛИ 152 и соответствующие выходы из групп выходов 158 с соответствующими входами 99 приращений подынтегральной функции и переменной интегрирования соответствующих решающих блоков 2). Блок 13 коммутации обеспечивает по этому сигналу из блока 1 подключение в соответствии с решаемой задачей входов и выходов соответствующих p ãéñòpîâ блока 11 памяти через соответствующие выходы 166 и соответственно через соответствующие входы

164 блока 13 коммутации, через соответствующие элементы ИЛИ 162 группу открытых этим сигналом элементов И

161, соответствующие входы 165 и соответственно через соответствующую группу открытых этим сигналом элементов И 159, соответствующие элементы

ИЛИ 160, соответствуюшие выходы 167 и соответствующие элементы ИЛИ 22 к выходам 98 и соответственно к входам

96 соответствующих решающих блоков 2, 72 20 выходов 98 соотве тс твующкх решающих блоков 2, в регистрах 86 которых вычисляются контролируемые параметры (например, высота полета, величины нормальных перегрузок по осям самолета и т.п.), и соответствующих выходов блока 8 граничных параметров, который выдает предельные значения контролируемых параметров. Кроме того, при подготовке задачи к решению на пульте 23 управления блока 1 устанавливается время реального процесса, с момента которого начинается решение данной задачи, и на наборной панели 100 блока 5 устанавливаются рассчитанные для этой точки времени значения расчетных параметров решаемой задачи.

После проведения подготовки ИВС к решению по сигналу Пуск с пульта управления начинается реальный процесс (например движение самолета) и одновременно этот сигнал с первого выхода пульта 23 поступает на вход элемента И 25, разрешая подачу тактирующих импульсов с выхода генератора 26 через выход 72 блока 1 в счетчик 9 текущего времени, и на вход узла 24 сравнения, разрешая сравнение значения момента времени, установленного на пульте 23, со значением счетчика 9, который по сигналам с генератора 26 подсчитывает время реального процесса. Когда значение те кущего времени реального процесса достигнет значения времени, установленного на пульте 23, тогда узел 24 сравнения выдает сигнал равенства в узел 31 выработки потенциала ввода на единичный вход триггера 38. Триггер 38 переходит в единичное состоя-. ние и открывает элемент И 39, разрешая тем самым прохождение первого временного импульса из распределителя

30 с первого выхода узла 35 на единичный вход триггера 42 и через элемент

40 задержки и элемент ИЛИ 4 1 на нулевой вход триггера 38. В результате этот импульс устанавливает триггер

42 в единичное состояние, а задержавшись на такт на элемента 40 задержки, устанавливает в нулевое состояние триггер 38. Триггер 42 начинает выдавать через шестой выход 74 блока в блок 11 памяти потенциал ввода длительностью одной итерации, по которому в соответствующие регистры блока

11 заносятся из блока 5 с соответст19 12576 в регистры 86 подынтегральнь|х функций которых заносятся расчетные величины, например для уравнений динамики, это в основном первые и вторые производные скорости, высоты и т.п.).

Блок 14 коммутации обеспечивает по этому сигналу из блока 1 подключение в соответствии с решаемой задачей соответствующих выходов 107 блока 6 по— стоянных параметров через соответст- 1Î вующие входы 171 блока 14 коммутации, соответствующую группу открытых элементов И 168, соответствующие элементы ИЛИ 169, соответствующие выходы

172 блока 14 и через соответствующие 15 элементы ИЛИ 22 с вторыми входами 96 соответств лощих решающих блоков 2, в регистры 86 подынтегральных функций которых в соответствии с решаемой задачей заносятся постоянные величины 20 (например, радиус Земли, угловая скорость вращения Земли и т.п.). Блок

15 коммутации, аналогичный по своей структуре блоку 14 коммутации, обеспечивает по этому сигналу из блока 1 25 подключение в соответствии с решаемой задачей соответствующих выходов

112 блока 7 программно-изменяемых параметров через соответствующие элементы ИЛИ 22 к вторым входам 96 со- 30 ответствующих решающих блоков 2, в регистры 86 подынтегральных функций которых в соответствии с решаемой задачей заносятся величины, програм— но-изменяемые в процессе решения задачи по прохождению определенного времени решения (например, вес самолета и т.п.). Блок 18 коммутации, также аналогичный по своей структуре блоку 14 коммутации, обеспечивает 40 подключение в соответствии с решае— мой задачей соответствующих датчиков

21 управляемых параметров через соответствующие элементы ИЛИ 22 к вторым входам 96 соответствующих решающих 45 блоков 2, в регистры 86 подынтегральных функций которых в соответствии с решаемой задачей заносятся переменные величины, отражающие течение реального процесса (например, угол 50 крена, угол тангажа, угол рыскания, скорость, высота полета и т.д.).

Блоки 16 и 17 коммутации, также аналогичные по своей структуре блоку 14 коммутации, обеспечивают по этому 55 сигналу из блока 1 управления подключение к входам блока !О сравнения в соответствии с решаемой задачей

21.257672

20 вующих выходов элементов ИЛИ 102 через выходы 104 расчетные величины в последовательном коде. При этом перевод параллельных кодов, набранных на панели 100, в последовательные 5 производится подачей соответствующих временных импульсов через вход 103 на вторые входы соответствующих элементов И 101, и, клапанируя таким образом первые младшие разряды первым временным импульсом, вторые разряды — вторым временным импульсом и т.д., на выходе ИЛИ 102 получается последовательный код. Последний временной импульс, соответствующий концу итерации, поступает через открытый элемент И 43 и, задержавшись на один такт на. злементе 44 задержки, проходит через элемент ИЛИ 45 и устанавливает в нулевое состояние триггер 42, завершив тем самым выработку потенциала ввода. На этом ввод расчетных величин из блока 5 в блок

11 памяти заканчивается.

Одновременно последний временной

25 импульс, прошедший через элемент И

43 и задержанный на один такт на элементе 44. задержки, поступает в узел 32 пуска-останова на единичный вход триггера 49 и в узел 33 выработ30 ки потенциала записи исходных данных через элемент ИЛИ 51 на единичный вход триггера 52.

В результате триггер 49 переходит в единичное состояние и начинает вы- З5 давать сигнал, разрешающик решение через первый выход 69 блока 1 и через первый вход 95 каждого решающего блока 2 на входы узла 82 масштабирования, узла 87 умножения, узла 94 выделения приращений и регистров 86 и 93 каждого решающего блока 2, разрешая тем самым выполнение процесса вычислений. Одновременно в единичное состояние переходит и триггер 52, ко-45 торый начинает выдавать потенциал записи исходных данных длительностью одной итерации через выход 74 в блок

11 памяти, через выход 75 — в блок

12 образования приращений и через вы-50 ход 69 блока 1 - в каждый решающий блок 2 на входы элемента И 81, элемента И 91 и элемента НЕ 78.

В результате элементы И 81 и 91 открываются„ а элементы И 79 и 92 за-55 крываются и начальные значения подынтегральных функций поступают в соответствии с выбранной на пульте 23 блока решаемой задачей с соответствующих выходов блоков 6, 7 и 11 и датчиков 21 через соответствующие блоки 13, 14, 15 и 18 коммутации, через соответствующие элементы ИЛИ

22, через входы 96 соответствующих решающих блоков 2 и через открытые элементы И 81 и ИЛИ 80 на входы сумматоров 84 и узлов 82 масштабирования этих решающих блоков 2. При этом в решающие блоки 2, подынтегральные функции которых в соответ" ствии с решаемой задачей являются постоянными величинами, поступают значения в последовательном модифицированном дополнительном двоичном коде из блока 6 через выхода 107 с выходов соответствующих элементов

ИЛИ 105, на входы которых через вход

106 блока 6 подаются соответствующие этим кодаи комбинации временных импульсов из блока 1 через выход 71 с четвертого выхода узла 35 элементов И. В решающие блоки 2, подынтегральные функции которых в соответствии с решаемой задачей являются программно-изменяемыми величинами, поступают значения в последовательно модифицированном дополнительном коде из блока 7 через выходы 112 с выходов соответствующих элементов

ИЛИ 108, на соответствующий вход каждого из которых через соответствующий элемент И 109 с выхода соответствующего элемента ИЛИ 110 подаются соответствующие этим кодам комбинации временных импульсов, поступающих на входы элементов ИЛИ 110 через вход 113 из блока 1, через вы ход 71 с четвертого выхода узла 35 элементов И. В решающие блоки 2, подынтегральные функции которых в соответствии с решаемой задачей являются расчетными величинами, поступаю ."начения в последовательном модифицированном дополнительном коде из соответствующих регистров блока

1i памяти, сдвигаемые по поступающему из блока 1 через выход 74 в блок

11 потенциалу записи исходных данных

В решающие блоки 2, подынтегральные функции которых в соответствии с решаемой задачей являются управляемыми параметрами, поступают значения из датчиков 21.

Одновременно по потенциалу записи исходных данных, поступающему из блока 1 с выхода триггера 52, в

24 проходит через элемент ИЛИ 55 и устанавливает в нулевое состояние триггер 52„ завершив тем самым выработку потенциала записи исходньгх данных. В результате по окончании первой итерации элементы И 81 и 91 каждого решающего блока 2 закрываются, так как на единичном выходе триггера 52 имеется нулевой потенци— ал, а элементы И 79 и И 92 каждого решающего блока 2 открываются и во второй итерации значения подынтегральной функции и остатка интеграла, вычисленные на первой итерации, поступают соответственно с выходов регистров 86 и 93 через соответствующие открытые элементы И 79 и И 92 и через соответствующие элементы HJIH

80 и 90 соответственно иа вход сумматора 84 и сумматора 88, а значение подынтегральной функции с выхода элемента ИЛИ 80 поступает еще и в узел

82 масштабирования для выработки масштабного импульса во второй итерации .

Так как в то же время триггер 49 продолжает находиться в единичном состоянии и выдавать в каждый решающий блок 2 сигнал, разрешающий решение, то начинаются вычисления на второй итерации. Прн этом одноразрядные приращения интегралов с выходов 97 каждого решающего блока и одноразрядные приращения с выходов блоков 12 поступают через блок 4 коммутации в соответствии со структурной схемой решения задачи на входы

99 соответствующих решающих блоков

2 и в этих решающих блоках, так же как и в первой итерации, происходят вычисления, при этом получают новые значения подынтегральньгх функций, остатка интеграла и приращения интеграла уже во второй итерации.

Образование одноразрядных приращений в блоках 12 происходит следующим образом.

По потенциалу записи исходных данньгх, поступающему в первой итерации из узла 33 с единичного выхода триггера 52 через выход 75 блока 1 через вход 149 блока 12 -на вход элемента И 114, с соответствуюшего датчика 20 через открытый элемент И

114 в каждом блоке 12 снимается значение соответствующего управляющего воздействия в последовательном двоичном коде, который с вьгхода элемента

И 114 проходит через элемент ИЛИ 115

23 1257672 каждый решающий блок 2 через открытый элемент И 91 и элемент ИЛИ 90 на вход сумматора 88 пос.тупает вре»енной импульс, соответствующий значению 0,5. Так как одновременно в каждый решающий блок .2 поступает сигнал, разрешающий решение, то в решающих блоках начинается процесс вычислений на первой итерации. При этом в каждом решающем блоке 2 первая же 10 единица в коде подынтегральной функции, являющаяся начальным импульсом и поступающая через открытый элемент

И 81 и элемент ИЛИ 80, поступает в узел 82 масштабирования и вырабатывает масштабный импульс, соответствующий кванту подынтегральной функции, который поступает в входной узел 83 и приводит сумму входных приращений подынтегральных функций, 20 поступающих из блока 4 коммутации через входы 99, к масштабу подынтегральной функции данного решающего блока 2. С выхода узла 83 эта сумма приращений подынтегральной функции поступает на вход сумматора 84, на второй вход которого поступает по входу 96 через элементы И 81 и ИЛИ

80 начальное значение подынтегральной функции. Получившееся в результате суммирования на сумматоре 84 новое значение подынтегральной функции поступает в регистр 86 и на вход . узла 87 умножения, где происходит умножение этого значения подынтег- 35 ральной функции на приращение переменной интегрирования, поступающее и из блока 4 через вход 99. Результат умножения поступает на вход сумматора

88 остатка интеграла, ка второй вход 40 которого поступает временным импульсом, соответствующим значению 0,5, через элементы И 91 и ИЛИ 90 началь- . ное значение остатка интеграла. Полу ченное в результате суммирования но- 45 вое значение остатка интеграла и приращения интеграла поступают соответственно в регистр 93 остатка интеграла и в узел 94, где происходит выделение квантованных приращений 50 интеграла на выход 97 решающего блока 2. На этом процесс вычислений на первой итерации заканчивается. При этом по окончании первой итерации последний временной импульс проходит SS с второго выхода узла 35 через открытый элемент И 53 и, задержавшись на один такт на элементе 54 задержки, i 2576 и в течение первой итерации записывается в регистр 116 (элемент И 117 в течение первой итерации закрыт инверсным сигналом потенциала записи исходных данных, поступающего через элемент HE 118 через вход 149 иэ узла 33 блока 1). Одновременно значение управляющего воздействия поступает с выхода элемента И 114 на вход сумматора t26, на второй вход которо- 10 го с выхода элемента ИЛИ 125 поступает нулевой сигнал, так как с выхода регистра 116 вследствие предварительного обнуления в течение первой итерации поступает нулевой сигнал, 15 который проходит на выход элемента

ИЛИ 125 через открытые элементь> И

119 (на второй вход этого элемента в течение первой ит >рации подается потенциал записи исходных данных) и 20 открытый элемент И 121 (на второй вход этого, элемента подается единичный сигнал с нулевого выхода триггера

122, который устанавливается в нулевое состояние первым временным импульсом, соответствующим началу итерации). В результате значение управляющего воздействия проходит через сумматор 126 беэ изменений и, пройдя через элемент ИЛИ 130„ в течение пер-30 вой итерации заносится в регистр 131.

Одновременно это значение с выхода элемента ИЛИ 130 поступает на вход элемента 135 задержки и, задержавшись на один такт, поступает через откры- 35 тый элемент И 140 (на второй вход этого элемента И подается из блока 1 через выход 75 с второго выхода узла 29 триггеров разрешающий потенциал, выделяющий числовые разряды, 40 исключая знаковые) на единичный вход. триггера 141, который анализирует модуль числа и в случае„если поступающая с выхода элемента ИЛИ

130 величина не равна нулю, триггер

14 1 устанавливается в единичное состояние, а по последнему временному импульсу, соответствующему концу итерации и поступающему на входы эле.ментов И 142 и 143 из блока i с пятого выхода узла 35, это состояние триггера 141 перезаписывается в триггер 144. По первому временному импульсу, соответствующему началу следующей итерации и поступа>0щему на 55 входы элементов И 136 и 138 из блока

1 с пятого выхода узла 35, триггер

139 производит анализ знака величины, 7ч, 6 поступающей с выхода элемента 135 задержки, В результате, если эиак оказывается положитеr>z >»»> и значение поступающей величины равно нулю, то триггер 139 находится в нулевом состоянии, а триггер 144 — в единичном состоянии и на выходе элемента И 146 появляется единичный сигнал, соответствующий положительному приращению, который в течение второй итерации поступает через выход 151,блока 12 и через блок 4 в соответствии со структурной схемой решаемой задачи на соответствующие входы 99 соответствующих рещающих блоков 2. Если же знак поступающей величины оказывается отрицательным и значение ее не равно нулю, то триггеры 139 и 144 находятся В единичном состоянии и на выходе элемента И 145 появляется единичный сигнал, соответс.твующий отрицательному приращению, который в течение второй итерации поступает через выход 151 блока 12 и через блок 4 на соответствующие входы 99 соответствующих решающих блоков 2.

Одновременно инверсное значение приращения (т.е. если приращение пололжтельное, то оно проходит с выхода элемента И 146 через элемент ИЛИ 147 в виде потенциала, соответствующего дополнительному коду отрицательного приращения, а если приращение отрицательное то, проклапанировавшись первым временным импульсом на элементе И 148, оно проходит через элемент

ИЛИ 147 в виде одиночного импульса, соответствующего дополнительному Ко ,цу положительного приращения) поступает во второй итерации с выхода элемента ИЛИ 148 на вход сумматора 132 и вычитается из значения управляющего воздействня, поступающего во второй итерации на второй вход сумматора

132..с выхода регистра 131. При этом элемент 134 задержки обеспечивает задержку на один такт возникающего поразрядного переноса, а инверсные значения последнего временного импульса, поступающего с выхода элемента HE 128 на вход элемента И 133, запрещают подачу переноса за знаковые разряды, возникающего при суммировании отрицательных чисел, в младший разряд следующего числа. Получающееся на выходе сумматора 132 во второй итерации новое значение управляющего воздействия (уменьшенное на едини27

28

1?57672

25 цу по сравнению с предыдущим) проходит через элемент ИЛИ 130 и в течение второй итерации заносится в освобождающийся регистр 131, а также анализируется триггерами 139, 5

141 и 144, и в случае, если оно не равно нулю, в начале следующей (т. е. третьей) итерации HG выходе соответствующего элемента И 146 или И 147 появляется сигнал, соответствующий 10 положительному или отрицательному приращению. Таким образом, в течение

2 (где m — число разрядов в регистре 131, исключая знаковые) итераций значение управляющего воздействия, 15 поступившее в первой итерации, полностью раскладывается в поток одноразрядных приращений. Подсчет итераций производится в блоке 1 счет— чиком 28 итераций, на суммирующий 2С вход которого по сигналу, разрешающему решение и поступающему из узла

32 с выхода триггера 49, поступает с начала момента решения в каждой итерации первый временной импульс с первого выхода узла 35. При этом счетчик 28 является счетчиком по моЩ 17) дулю 2 . В течение 2 итераций значение управляющего воздействия полностью разворачивается в поток одно- 10 разрядных приращений, и таким образом, ИВС полностью обрабатывает поступившую в момент времени t< входную информацию, и если бы ИВС работала в реальном масштабе времени, то 2 ите-З5 раций она бы выполнила за время с

t t,, а в следующей итерации

{2"+1) уже обрабатывала бы поступившую в момент времени t. новую входа ную информацию второго шага интегри- 40 рования. Но для обеспечения вычислений с прогнозированием результата на период Т предлагаемая ИВС обрабал тывает входную информацию за время, (т. е. за это время ИВС выполняет один 45 шаг интегрирования, состоящий из 2 итераций), а за оставшееся время до момента t, т.е. за время ц„— 7 я производит прогнозирование на период

Т, (т.е. выполняет (Т/i ) шагов ин- 50 тегрирования). Таким образом, за период времени с „ предлагаемая ИВС

Т выполняет (+ 1) шагов интегрирова66х чия и, следовательно работает в 55 („ + 1) быстрее" реального вре"sx мени.

В результате после обработки за

2 итераций вхопной информации в момент времени (t, + .. ) вычисленные значения подынте гральных функций соответствуют значению этих величин в момент времени t. реального процесса, т.е. к началу следующего шага интегрирования в реальном масштабе времени. Поэтому после отсчета 2 итераций счетчик 28, являющийся счетчиком по модулю 2", сбрасывается в нулевое состояние и выдает сигнал в счетчик 27 шагов интегрирования, перебрасывая его в состояние, равное единице. Одновременно этот сигнал поступает в блок 10 сравнения через ны— ход 73 блока 1 и в узел 34 блока 1 для выработки потенциала записи этой точки решения. этот потенциал записи точки решения обеспечивает в момент времени t< + запись вычисленных значений годынтегральных функций, которые в решаемой задаче являются расчетными, в блоке 11 памяти в качестве начальных значений для след5ющего шага интегрирования в момент времени t так как они соответствуют значению этих величин в этот момент времени. Начальные значения остальных подынтегральных функций для момента времени t снимаются в этот момент времени с датчиков 2 1 и с блоков 6 и 7. При этом выработка потенциала записи точки решения узлом 34 блока 1 производится следующим обра111 зом. После отсчета 2 итераций, т.е. в момент времени (t> + щ ), счетчик

28 выдает сигнал, который поступает в блок 34 на вход элемента 58 задержки и, задержавшись на один такт, перебрасывает в единичное состояние триггер 57. Единичный сигнал с выхода триггера 57 в течение одного такта проходит через открытый элемент

И 59 (элемент 60 задержки обеспечивает задержку на один такт единичного сигнала с нулевого выхода триггера

57) и поступает на единичный вход триггера 61. В результате триггер 61 перебрасывается в единичное состояние и открывает элемент И 62. Тогда

1 первый временной импульс, соответствующий началу следующей итерации, проходит через этот элемент И 62 и перебрасывает в единичное состояние триггер 65, а задержавшись на один такт на элементе 63 задержки, проходит через элемент ИЛИ 64 и устанан1257672

30 пинает н нулевое состояние триггер

61, который закрывает элемент И 62.

В результате триггер 65 начинает ныдавать на выход 74 блока 1 пстенциал эаннси точки решения длитель- S ностью одной итерации (так как последний временной импульс, состветствующий концу итерации, проходит с выхода узла 35 через элемент И 66 и, задержавшись на такт на элементе 67 задержки, проходит через элемент ИЛИ

68 и сбрасывает триггер 65 н нулевое состояние), который поступает в блок

11 памяти и разрешает эапис:ь вычисЩ леннь>х за 2 итераций значений подынтегральныx функций, которые соответствуют значению этих вели:ин в момент нремени с, через блок 13 коммутации иэ тех решающих блоков 2, начальные значения подынтегральных функций которых являются расчетными величинами.

В резулЬтате вычисленные значения подынтегральных функций поступают с выходов регистров 86 этих решающих блоков 2 через открытые элементы И

79, элементы ИЛИ 80 и выходы 98 решающих блоков 2 и через блок 13 коммутации записываются н соответствующие регистры блока 11 памяти н качестве началы>ых значений Расчетных величин 30 к моменту времени t., т.е. к очередному шагу интегрирования реального масштаба времени.

Ill

Кроме того, после отработки 2 итераций, ".е. н момент времени 35 (t>+ i. ), сигнал с выхода счетчика

28 ПОступает н блок 10 сравнения, разрешая сравнение предельных значений контролируемь>х параметров, поступающих в соответствии с решаемой 4>> задачей с соответству>са>их выходов блока 8 граничных параметрон (структура этого блока аналогична структуре блока 6) через блок 16 коммутации, с вычисленными значениями подынтег- д ральных функций, поступающих в соответствии с решаемой задачей с выходов

98 тех решающих блоков 2, в регистрах

86 которых фиксируются контролируемые параметры (например высота полета при полетах на низких высотах).

После отработки входнои информации эа время < в первом шаге интегрирования реального процесса и записи вы— численных значений н блок !1 памяти узел 32 продолжает выдавать сигнал, разрешающий решение, н решающие блоки

2. вычисления в них продолжаются, и за оставшееся время (ь „) до следующего момента в, поступления входной информации ИВГ производит

erne Т/ > „ шагов интегрирования по

2 итераций в каждом, прогнозируя поведение динамического объекта на вермя Т при условии, что управляющие воздействия (т.е. например, положение рулей высоты и т.п.) останутся неизменными. При этом после шага интегрирования счетчик 28, отсчитав 2 ите— раций, выдает сигнал, который изменяет состояние счетчика 27 шагов интегриронания и одновременно разрешает сравнение контролируемых параметров с их предельными значениями н блоке 10 сравнения.

В случае выхода какого-либо параметра эа предельнь>е значения на соответствующем выходе блока 10 появляется сигнал, который поступает в блок 3 вывода и разрешает индикацию значения счетчика 27, каждое значение которого соответствует времени р с,„, где р — значение счетчика 27, предупреждая тем самым оператора о выходе данного контролируемого параметра через время р . „„, считая от времени г„ реапьного процесса, за его предельные значения, если управляющие воздействия за этот период не будут изменень>, и в результате оператор принимает соответствующие решения об изменении управляющих воздействий. Подсчет текущего времени

t реального процесса производится счетчиком 9 по сигналам из блока 1 с выхода элемента И 25, и подачей сигналов с соответствующих выходов счетчика 9 в блок 3 вывода осуществляется индикация текущего времени кратно времени с „ . По окончании послед, ней итерации (>! ", + 1) шага интегри вх рования в момент времени (г> + с „) (счетчик 28, отсчитав последние 2 итераций на первом интервале с вые» рабатывает сигнал, которьп устанавливает счетчик 27 в состояние равное

Т

{= + 1) и счетчик 27 вь>рабать:вает

"»x в момент времени (t + i„) в начале

> итерации сигнал, который поступает на вход элемента И 47 узла 32, но не проходит через него, так как триггер 46 установлен в нулево" состояние. Кроме того, этот сигнал, проидя через элемент ИЛИ 56, устанавливает н нулевое состояние триггер 57, 31

1257672 закончив тем самым подготовку узла

34 к выработке потенциала записи точки следующего цикла вычислений, и поступает также в блок 33 на вход элемента И 50. Так как элемент И 50 открыт (триггер 46 с начала вычислений находится в нулевом состоянии и подает с нулевого выхода единичный сигнал на вход элемента И 50), то сигнал с выхода счетчика 27 проходит через элемент И 50 и элемент ИЛИ

51 и устанавливает триггер 52 в момент времени t + = с в единичное

"вх г состояние. В результате в момент времени t, т.е. в момент поступления

1новой входной информации и начала первой итерации нового цикла вычислений, триггер 52 начинает выдавать потенциал записи исходных данных нового цикла вычислений длительностью одной итерации, который поступает . через выход 74 в бпок 11 памяти, через выход 75 . — в блок 12 образования приращений и через выход 69 блока 1 в каждый решающий блок 2 на входы элементов И 81, 91 и НЕ 78. В результате также, как и в первой итерации первого цикла вычислений в момент времени с„ элементы И 81, и 91 открываются, а элементы И 79 и 92 закрываются и начальные значения подынтегральных функций для момен та времени также как и в момент времени tg, поступают в соответствии с выбранной на пульте 23 управления блока 1 ре- 35 шаемой задачей с соответствующих выходов блока 6, 7 и 11 и датчиков

21 через соответствующие блоки 13, 14, 15 и 18 коммутации через соответствующие элементы ИЛИ 22, входы 96 40 соответствующих решающих блоков 2 и через открытые элементы И 81 и ИЛИ

80 на входы сумматоров 84 и узлов 82 этих решающих блоков 2, причем из блока 11 поступают начальные значе- 45 ния расчетных величин для момента времени t, записанные в блок 11 из решающих блоков 2 в момент времени с,+ i . Таким образом, начинается процесс вычислений во втором времен- 50 ном цикле от гг до t » который проводится также, как и в первом цикле, за тем исключением, что в блоке 12 образования приращений на поток приращений разворачивается не значение 55 управляющего воздействия, поступающее с датчиков 20 управлянзцих воздействий в момент времени сг, а разность между значениями н моменты времени t u t причем вычисляется эта разность следующим образом. По потенциалу записи исходных данных, поступающему в течецие первой итерации второго цикла вычислений, т.е. в момент времени t с едини гного выхода триггера 52 узла 32 через выход 75 блока 1 в блок 12, открываются элементы И 114 и 119 и закрывается элемент И 1 17. В результате значение управляющего воздействия проходит в момент времени t. с выхода соответствующего датчика 20 управляющих воздействий через вход 150 блока 12 и чере.з открытый элемент И 114 блока 12 на входы элемента ИЛИ 115 и сумматора 126 и начинает через элемент ИЛИ

115 последовательно заноситься в регистр 116, а с выхода регистра 116 одновременно выдается через открытый элемент И 119 значение управляющего воздействия для момента времени которое поступает на входы элементов

НЕ 120 и И 121. Так как триггер 122 в начале итерации первым временным импульсом установился в состояние, равное нулю, то он подает разрешающий сигнал с нулевого выхода на вход ,элемента И 121. В результате элемент

И 121 открыт и первая единица в коде величины, поступающей из регистра

116, проходит через этот элемент И и задержавшись на один такт на элементе 123 задержки, сбрасывает триггер 122 в единичное состояние, от-. крыв тем самым элемент И 124. Одно-. временно единица с выхода элемента И

121 проходит через элемент ИЛИ 125 на вход сумматора 125. Остальной код величины, поступающей из регистра

116, проходит через открытый элемент

И 124 и элемент ИЛИ 125 на вход сумматора 126, проинвертировавшись предварительно на элементе НЕ 120. В результате с выхода элемента ИЛИ 125 на вход сумматора 126 поступает дополнительный код значение управляющего воздействия, соответствующее моменту t< и поступающее иэ регистра

116, а на вгорой вход этого сумматора 126 поступает с выхода элемента

И 114 значение управляющего воздействия, соответствующее моменту времени с . Голучакицаяся разность этих значений с выхода сумматора 126 поступает на вход элемента ИЛИ 130 и далее работа блока 12 происходит аналогично

1767?

t5

33 12. работе 3Т01 о блока в перлом цикле вычислений, и за время,,„ в Те гение

2 итераций получившаяся разность значений управляющих воздействий полностью разлагается B поток одноразрядных приращений. При этом элемент

129 задержки обеспечивает задержку на один такт возникающего поразрядного переноса, а инверсное значение последнего временного имг»ул»са, поступающее с выхода элемента ПЕ 1?8 на вход элемента И 127, запрещает нов дачу переноса . за знаковые разряды, вози»гкающего при суммировании отрицательных чисел. В момент времени (ь + и

tel

+ о,„ ), отсчитав 2 итераций, счетчик

28 выдает как и в первом цикле вычислений сигнал в блок 34, который выдает на выход 74 блока 1 потенциал записи точки длительностью одной итерации, по которому из соответствующих решающих б"гоков 2 в блок 11 памяти, также, как и в первом цикле вычислений, записываются вычисленные в момент времени (с, +,„ ) значения, соответствующие начальным значениям расчетных величин и момент времени

t . По окончании второго цикла вычислений, когда значение счетчика 27 в момент времени (t + 7, „}, достигает

Т величины (-+ 1) (этот счетчик явсе»

Т ляется счетчиком по могулк> („— + 1}, ег счетчик 27 снова выдает сигнал, по которому узел 33 в момент времени

С + е, =t е выдает также, как и в пре1 дыдущий момент времени г„, на выходы

69, 74 и 75 блока 1 потенциал записи исходньг< данных, но уже для третьего цикла вычислений и начнется третий цикл вычислений и т.д. При этом в процессе решения счетчик 9 изменяет свое состояние по сигналам, поступающим с выхода элемента И 23 блока 1, отсчитывая текущее время реального процесса, и в каждом цикле вычислений значения счетчика 9 поступают на входы де»цифратора 19, который при достижении счетчиком заданного значения выдает в блок 7 на соответствующий вход сигнал, по которому к выходам 112 блока 7 через элементы ИЛИ

108 и через соответствующие элементы

И 109, на которые поступил этот сигнал, ггодключатся элементы ИЛИ. 110, на выходах которых образуются код»г программно-изменяемых величин, соответствующие моменту времени реального процесса, отсчитываемого счетчиком

9, и таким образом через определенные промежутки времени счетчик 9 произнодит в соответствии с реальным процессом изменение вьгца»заемых блоком

7 величия (такой величиной является, например, вес с;молета). Одновременно значение счетчика 9, соответствующее текущему времени реаг»ьного процесса, поступает в блок 3 выводя, которьг»г осуществляет в процессе решения в каждом цикле вычислений индикацию текущего време»зи реального процесса, кратно времени се„ . Кроме того, в случае выхода контролируемого параметра за предельные значения из блока 10 сравнения в блок 3 вывода поступает сигнал, который разрешает индикацию значения счетчика 27, каждое значение которого соответствует времени р »е„, где р — значение счетчика ?7, предупреждая тем самым оператора о выходе данного контролируемого параметра эа его предельные значения через время р ее„, считая от времени t> реального процесса, зад>иксирова»»ного в счетчике 9 и индуцируемого в блоке 3, если управляющие воздействия за этот период времени р ее„ не будут изменены. При этом вы— вод информации блоком 3 производится следующим образом. В случае, если по сигналу, разрешающему сравнение контролируемых параметров с их предельными значениями и поступающему из счетчика 28 через пятый выход 73 блока 1, блок 10 сравнения обнару»гивает выход какого-либо параметра за его предепьн»ые значения, то на соответствующем выходе блока 10 появ— ляется единичный сигнал, который поступает через соответствующий вход из группы входов 189 на единичный вход соответствующего триггера 178 иэ группы триггеров и устанавливает его в единичное состояние. В результате на единичном выходе этого триггера 178 появляется единичный сигнал, который поступает в узел 185 индикации, где загорается соответствующий. транспорант, предупреждающий о выходе данного контролируемого параметра за его предельное значение и в узел 186 звуковой сигнализации, вызывая выработку предупреждающего звуко»»ого сигнала соответствующего тембра. Одновременно единичный сигнал с единичного выхода этого тригг- 178 посту35

1257 пает на вход соответствукщего элемента И 180, на другой вход которого еще в течение -.акта поступает задержанный на элементе 179 задержки единичный сигнал с нулевого выхода этого триггера 178. В результате на вы— ходе этого элемента И 180 появляется импульс, который поступает на первые входы соответствующей группы элементов И 181 из m групп этих элементов 10 и разрешает прохождение через эту группу элементов И 181 значений счетчика 27, поступающих из блока 1 с единичных выходов счетчика 27 через выход 70 и вход 187 на вторые входы 15 групп элементов И 181. В результате значение счетчика 27, соответствующее моменту времени возможного выхода контролируемого параметра за его предельные значения, считая от вре- 20 мени с реального процесса, если управляющие воздействия за этот период времени не изменяют, проходит через эту группу элементов И 181 и записывается в соответствующей группе триг- 2 геров 182, а соответствующий дешифратор 183 расшифровывает это значение счетчика 27, соответствующее времени р ьц„ (где р — значение счетчика 27) и выдает на индикацию в узел 185. В 30 результате одновременно с загоранием транспоранта, предупреждающем о возможном выходе контролируемого пара— метра за его предельные значения, и появлением предупреждающего звукового сигнала соответствующего тембра, в узле l85 индикации высвечивается и время р Хzq по прохождении которого, считая от времени t реального процесса, данный контролируемый па — 40 раметр выходит за его предельные значения, если управляющие воздействия не будут изменены. В результате оператор исходя из предупреждающей сигнализации о возможности выхода 45 контролируемого параметра за его предельные (граничные) значения своевременно принимает соответствующие решения об изменении управляющих воздействий, предотвращая тем самым 50 возникновение аварийных ситуаций.

При этом значение времени с реаль1 ного процесса, подсчитываемое счетчиком 9, поступает в блок 3 через группу входов 188 и, расшифровыва- 55 ясь группой дешифраторов 184 (отдельно десятки и единицы часов, десятки и единицы минут, десятки и

672 36 единицы се кунд и т. д. ), янди цир уе тся кратно времени 7,„, узлом 185 индикации. По окончании каждого цикла прогнозирования, когда значение счетчика 27 достигает значенит:.

Т (+ 1), на выходе дешифратора 173

"е появляется единичный сигнал, который поступает на вход элемента 174 задержки и элемента HE 175 и по заднему фронту этого сигнала на выходе элемента И 176 появится импульс, который проходит через элемент ИЛИ

177 и поступает на нулевые входы группы триггеров 178 и каждой группы триггеров 182 из m групп этих триггеров, устанавливая их в нулевое состояние и подготавливая тем самым к новому циклу прогнозирования

В каждом решающем блоке 2 в цепь переноса сумматора 84 включен однотактный элемент 85 задержки, который служит для образования переноса при сложении приращения подынтегральной функции с текущим значением подынтегральной функции, а в цепь переноса сумматора 88 включен однотактный эле» . мент 89 задержки, который служит для образования переноса при сложенииприращения интеграла с текущим значением остатка интеграла.

По окончании реального процесса или при отсутствии необходимости в дальнейшем контроле заданных величин вследствие перехода на другой режим работы на пульте 23 управления вырабатывается сигнал "Стоп", который поступает в блок 32 и перебрасывает в единичное состояние триггер

46, который закрывает элемент И 50 блока 33 и открывает элемент И 47 блока 32, и тогда по окончании выполняемого в данный момент времени от t до t + 11-го этапа вычислений

1 1 счетчика 27, достигнув значения

Т (— -+ 1), выдает сигнал, который, sr как в предыдущих этапах вычислений, устанавливает в нулевое состояние триггер 57 блока 34 и поступает в блоки 32 и 33. Но так как элемент

И 50 блока 33 закрыт, а элемент И 47 блока 32 открыт, то блок 33 не вырабатывает потенциал записи исходных данных для следующего цикла вычислений, а сигнал с выхода счетчика ?7 проходит через элемент И 47 и элемент

ИЛИ 43 и устанавливает н нулевое со1257672

20 стояние триггер ч9, который прекращает выработку на выход 68 блока 1 сигнал, разрешающий решенис, и гроцесс вычислений заканчивается.

Форм ул а и з о б р е те н и я

Интегрирующая вычислительная структура, содержащая решающие блоки, блок вывода, блок управления и первый блок коммутации, причем выходы сброса, сигнала разрешения вычислений, сигнала выделения квантованного приращения, сигнала выделения остатка интеграла, тактирующих импульсов, последнего I-го временного импульса (I-2)-го временного импульса и сигнала записи исходных данных блока управления соединены соответственно с входами сброса, разрешения вычислений, сигнала выделения квантованных прирапгений, сигнала выделения остатка интеграла, синхронизации, импульса конца итерации, начального значения остатка интеграла и сигнала записи начальных данных каждого решающего блока, выхоц сброса блока управления соединен также с входом сброса блока вывода, группа входов одноразрядных входных приращений кго решающего блока (1< = 1,2,...,N) соединена с к-й группой информационных выходов первого блока коммутации, а к-й вход первой группы информационных входов первого блока коммутации соединен с выходом одноразряднь х квантованных приращений интеграла K ãо решающего блока, о т л и ч а ю щ а я с я тем, что, с целью расширения области применения, в нее дополнительно введены блок расчетных параметров, блок постоянных параметров, блок прот раммно-изменяемых параметров „блок граничных параметров, счетчик текущего времени, блок сравнения, блок памяти, блоки образования приращений, шесть блоков коммутации, дешифратор,,цатчики управляющих воздействий, датчики управляемых параметров и элементы ИДИ, причем группа входов распределенных временных импульсов блока расчетных параметров, группа входов распределенных временных импульсов блока постоянных параметров, группа входов распределенных временных импульсов блока программно-изменяемых параметров и группа входо

55 распределенных временных импульсов блока граничных параметров соединены с группой выходов распределенных временньгх импульсов управления, выходы счетных импульсов и сброса блока управления соединены соответственно со счетным входом и входом установки нуля счетчика текущего времени, вход разрешения сравнения блока сравнения соединен с выходом разрешения сравнения блока управления, выходы сброса, сигнала ввода, сигнала записи точки решения, сиг— кала записи исходных данных и тактирующих импульсов блока управления соединены соответственно с входами сброса, разрешения записи начальных данных, разрешения записи промежуточных результатов, разрешения считывания и синхронизации блока памяти, входы сброса,, сигнала записи исходных данных, сигнала выделения числовых разрядов, импульса начала итерации, импульса конца итерации и синхронизации каждого блока образования приращений соединены соответственно с выходами сброса, сигнала записи исходных данных, сигнала выделения числовых разрядов, первого временного импульса, последнего временного импульса и тактирующих импульсов блока управления, группа выходов выбора решаемой задачи блока управления соединена с группами управляющих входов второго, третьего, четвертого, пятого, шестого и седь— мого блоков коммутации, а также с группой управляющих входов первого блока коммутации, группа информационных выходов блока расчетных параметров соединена с группой входов начальных данных блока памяти, груп— па входов промежуточных результа— тов которого соединена с первой группой информационных выходов второго блока коммутации, а группа информационных выходов блока памяти соединена с первой группой информационных входов второго блока коммутации, к-й вход второй группы информационных входов которого соединен с выходом подынтегральной функции к-горешающего блока, группа информационных выходов блока посто". íûõ параметров соединена с группой информационных входов третьего блока коммутации, а группа информационных выходов блока программно-изменяемых параметров coe—

1257672

39 динена с группой информационных вхсдов че твертого блока коммутации, группа информационных выходов блока, граничных параметров соединена с группой информационных входов пятого блока коммутации, группа информацион— ных выходов которого соединена с первой группой входов блока сравнения, вторая группа входов которого соединена с группой информационных выходов 1О шестого блока коммутации, к-й вход группы информационных входов которого соединен с выходом подынтегральной функции к-го решающего блока, единичные выходы счетчика текущего времени соединены с группой входов текущего времени блока управления, с группой входов текущего времени блока вывода и с группой входов дешифратора, группа выходов которого соединена с группой управляющих входов блока программно-изменяемых параметров, информационный вход Г -ro блока образования прирашений (К = 1,2,...,Ь)

25 соединен с выходом (-ro датчика управляющих воздействий, а выход одноразрядных приращений г, -го блока образования приращений соединен с г -м входом второй группы информационных входов первого блока коммутации, r-й вход группы информационных входов седьмого блока коммутации соединен с выходом r-го датчика управляемых параметров (r = 1,2,3,..., К), первый вход к-ro элемента ИЛИ соединен с З5 к-м выходом второй группы информационных выходов второго блока коммутации, второй вход к-ro элемента ИЛИ соединен с к-м выходом группы информационных выходов третьего блока ком-40 мутации, третий вход к-го элемента.

ИЛИ соединен с к-м выходом группы информационных выходов четвертого блока коммутации, четвертый вход к-го элемента ИЛИ соединен с к-м вы- 45 ходом группы информационных выходов седьмого блока коммутации, выход кго элемента ИЛИ соединен с входом начального значения подынтегральной функции к-го решающего блока, группа выходов блока сравнения соединена с группой входов сигнализации прогнозируемого превышения контролируемых параметров блока. вывода, группа входов времени прогнозируемого превыше-. 55 ния блока вывода соединена с группой выходов количества шагов интегрирования блока управления.

2. Структура по и. 1, о т л и ч a"" ю щ а я с я тем, что блок образования приращений содержит два сумматора, два регистра сдвига, четыре триггера, четыре элемента ИЛИ, пятнадцать элементов И, четыре элемента НЕ, четыре элемента задержки, причем выход первого элемента И соединен с входом первого элемента ИЛИ, выход которого соединен с информационным входом первого регистра сдвига, информационный выход которого соединен с входом второго элемента И, второй вход которого соединен с выходом первого элемента НЕ, а выход соединен с вторым входом первого элемента ИЛИ, информационный выход первого регистра сдвига соединен также с. входом третьего элемента И, выход которого соединен с входом второго элемента НЕ и с входом четвертого элемента И, второй вход которого соединен с нулевым вьгходом первого триггера, единичный вход которого соединен с выходом первого элемента задержки, а единичный выход соединен с входом пятого элемента И, второй вход которого соединен с выходом второго элемента НЕ, выход четвертого элемента И соединен с входом первого элемента задержки и с входом второго элемента ИЛИ, второй вход которого соединен с выходом пятого элемента И, выход второго элемента ИЛИ соединен с первым входом первого сумматора, второй вход которого соединен с также с выходом первого элемента И, выход переноса этого сумматора соединен с входом шестого элемента И, второй вход которого со динен с выходом третьего элемента НЕ, а выход соединен с входом второго элемента задержки, вьгход которого соединен с третьим входом первого сумматора, выход суммы первого сумматора соединен с входом третьего элемента ИЛИ, выход которого соединен с информационным входом второго регистра сдвига, информационный выход которого соединен с первым входом второго сумматора, выход переноса которого соединен с входом седьмого элемента И, второй вход которого соединен с выходом третьего элемента НЕ, а выход соединен с входом третьего элемента задержки, второй вход второго сумматора соединен с выходом третьего элемента задержки, а выход суммы этого

41

42 !

257672 сумматора соединен с вторым входом третьего элемента ИЛИ, выхсд третьего элемента И!1И соединен также с входом четвертого элемента задержки, выход которого соединен с входам восьмого элемента И и с входом четвертого элемента НЕ, выход которого соединен с входом девятого элемента

И, выход которого соединен с нулевым входом второго триггера, единичный вход которого соединен с выходом восьмого элемента И, выход четвертого элемента задержки соединен также с входом десято.-о элемента И, выход которого соединен с единичным входом третьего триггера, единичный и нулевой выходы которого соединены соответственно с входом одиннадцатого элемента И и с входом двенад-цатого элемента И, выходы которых со- 20 единены соответственно с единичным и нулевым входами четвертого триггера, единичный выход которого соединен с первым входом чринадцатого элемента И и с первым входом четырнадцатого элемента И, вторые входы которых соединены соответственно с единичным и нулевым выходами второго триггера, выход тринадцатого элемента И соединен с входом пятнадцато-30

Fo элемента И, выход которого соединен с входом четвертого элемента

ИЛИ, второй вход которого соединен с выходом четырнадцатого элемента И, а выход соединен с третьим входом 35 второго сумматора, управляющие входы блока соединены следующим образом: вход сброса — с входами установки нуля первого и второго регистров сдвига, вход сигнала записи исходных 10 данных — с первым входом первого элемента И, с входом первого элемента HE и с вторым входом третьего элемента И, вход сигнала выделения числовых разрядов — с вторым входом десятого элемента И, вход импульса начала итерации — с нулевыми входами первого и третьего триггеров и вторыми входаии восьмого, девятого и пятнадцатого элементов И, вход 50 импульса конца итерации — с входом третьего элемента НЕ и вторыми входами одиннадцатого и двенадцатого элементов И, вход синхронизации блока — с входами синхрснизации первого 55 и второго регистров сдвига, а информационный вход блока соединен с вто рым входом первого элемента И, выход тринадцатого элемента И и выход четырнадцатого элемента И соединеныс выходами одноразрядных приращений блока.

3. Структура по п.1, о т л и ч аю щ а я с я тем, что блок расчетных параметров содержит наборную панель, D групп элементов И и группу элементов ИЛИ, причем d-я группа выходов наборной панели (d = 1,2..., D) соединена через d-ю .группу элементов И из D групп этих элементов с входами d-го элемента ИЛИ группы, второй вход i-го элемента И каждой группы (i=1,2,...,I) соединен с i-м входом группы входов распределенных временных импульсов блока, выходы элементов ИЛИ группы соединены с группой информационных выходов блока.

4. Структура по п.1, о т л и ч аю щ а я с я тем, что блок постояннь|х параметров и блок граничных параметров содержат элементы ИЛИ, причем входы каждого элемента ИЛИ соединены с соответствующими входами группы входов распределенных временных импульсов блока, а выходы элементов ИЛИ соединены с группой информационных выходов блока.

5. Структура по и.1, о т л и ч аю щ а я с я тем, что блок программно-изменяемых параметров содержит первую группу элементов ИЛИ, F групп элементов И и вторую группу элементов

ИЛИ, причем входы 1 -ro элемента ИЛИ (h = 1,2,...,Н) первой группы сое.— динены с выходаии Ь-х элементов И каждой группы из F групп этих элементов, первые входы элементов И всех F групп этих элементов соединены с выходами элементов ИЛИ второй группы, а вторые входы элементов И

f -й группы (f = 1,2,...,F) соединены с f-и входом группы управляющих входов блока, выходы элементов ИЛИ первой группы соединены с группой информационных выходов блока, входы каждого элемента ИЛИ второй группы соединены с соответствующими входами группы входов распределенньгх временных импульсов блока.

6. Структура по п. 1, о т л и ч аю щ а я с я тем, -то второй блок коммутации содержит первые ", групп элементов И, вторые S групп элементов И и две группы элементов ИЛИ, причем выходы элементов И s-й группы

1257672!

О иэ первых S групп тих элементс. в (з = 1,2,...,$) соединены с s — ми входами элементов ИЛИ первой группы, а выходы элементов И s-й группы из вторых S групп этих элементов сое- 5 динены с s-ìè входами элементов ИЛИ второй группы, первые входы элемен— тов И s-й группы из первых групп этих элементов и первые входы элементов И s-й группы из вторых S групп этих элементов соединены с

s-м входом из группы управляющих входов блока, вторые входы кажцой группы элементов И из первых S групп этих элементов соединены с соответствующими входами из первой группы информационных входов блока, вторые входы каждой группы элементов И из вторых S групп этих элементов соединены с соответствующими входами из второй группы информационных входов блока, выходы элементов ИЛИ вто— рой группы соединены с первой группой информационных выходов блока, а выходы элементов ИЛИ первой группы соединены с второй группой информационных выходов блока.

7. Структура по п.1, о т л и ч аю щ а я с я тем, что третий, четвертый, пятый, шестой и седьмой блоки коммутации содержат S групп элементов И и группу элементов ИЛИ, причем выходы элементов И s-й группы (s-- 1,2, ;,S) соединены с s-ми входами элементов ИЛИ группы, первые 35 входы элементов И s-й группы соединены с s-м входом из группы управляющих входов блока, а вторые входы каждой группы элементов И из S групп этих элементов соединены с соответст-40 вукицими входами из группы информационных входов блока, выходы элементов

ИЛИ группы соединены с группой информационных выходов блока.

8. Структура по и. 1, о т л и ч а-45 ю щ а я с я тем, что блок управления содержит наборную панель, узел срав— нения, элемент И, генератор тактовых импульсов, счетчик шагов интегрирования, счетчик итераций, группу тригге-50 ров, распределитель импульсов, включающий в себя набор элементов И, . сдвигающий регистр и элемент И, узел выраббтки потенциала ввода, включающий в себя два триггера, два элемента55

И, два элемента ИЛИ и два элемента задержки, узел пуска-останова, включающий в себя два триггера, элемен

И и элемент ИЛИ, узел выработки потенциала записи исходных данных, включающий в себя триггер, два элемента И, два элемента ИЛИ и элемент задержки, узел выработки потенциала записи точки, включающий в себя три триггера, три элемента И, три элемента ИЛИ и четыре элемента задержки, причем выход пуска наборной панели соединен с входом разрешения сравнения узла сравнения и с первым входом элемента И, второй вход которого соединен с выходом генератора тактовых импульсов, выход стирания наборной панели соединен с входом установки нуля счетчика шагов интегрирования и с входом установки нуля счетчика итераций, группа единичных и нулевых входов триггеров группы соединена с первой группой выходов временных импульсов набора элементов

И распределителя импульсов, входы

1 — го элемента И набора этих элементов распределителя импульсов за исключением последнего элемента И этого набора соединены с единичными выходами i-го и (i+1)-ro разрядов сдвигающего регистра распределителя импульсов, а входы последнего элемента И этого набора соединены с единичными выходами первого и последнего разрядов сдвигающего регистра распределителя импульсов, выходы четных разрядов сдвигающего регистра за исключением последнего разряда соединены с группой входов элемента И, распределителя импульсов, выход которого соединен.с информационным входом сдвигающего регистра распределителя импульсов, выход узла сравнения соединен с единичным входом первого триггера узла выработки потенциала ввода, единичный выход которого соединен с входом первого элемента И этого узла, выход которого через первый элемент задержки этого узла соединен с входом первого элемента

ИЛИ этого узла, выход которого соединен с нулевым входом первого триггера этого узла, выход первого элемента И узла выработки потенциала ввода соединен также с единичным входом второго триггера этого узла, единичный выход которого соединен с входом второго элемента И этого узла, выход которого через второй элемент задержки этого узла соединен с входом второго элемента ИЛИ (4 ) этого узла, выход каторога соединен с нулевым входом второ(а триггера этого узла, Выход астапова наборной

1?57б72

Е((И IIР Н С Нg .Ilf ВЫМ ВХОДОM Б ТОPO ГО TP ИI

1:еp l этОГО узла, ВьгхОД В Гopol () элемента И узла выработки потенциала панели соединен с единичным входом первого триггера узла пуска-останана, единичный выход ко то рога с Оединен с входам элемента И этога узла, выход которого соединен с входом элемента ИЛИ этого узла, выход которого соединен с нулевым входом Içòîporo триггера этого узла, единичный вход которого соединен с. выходом второго элемента задержки узла выработки потенциала ввода, нулевой выход первого триггера узла пуска--оста в 15 нова соединен с входам первого элемента И узла выработки потенциала записи исходных данньгх, выход которого соединен с входом первого элемента ИЛИ этого узла, второй вход ка- 20 торого соединен с выходом второго элемента задержки узла выработки потенциала ввода, а выход соединен с единичным входом триггера узла выработки потенциала записи исходных данных, единичный выход которого соединен с входом второго элемента И этого узла, выход катаре Го через элемент задержки этого узла соединен с входом второго элемечта ИЛИ этого узла, выход которого соединен с нулевым входом триггера этого узла, ныход окончания счета счетчика шагов интегрирования соединен с вторым входом элемента И узла пуска-останова. 35 с вторым входом первого элемента И узла выработки потенциала записи исходных данных и с входом первого элемента ИЛИ узла выработки потенциала записи точки, выход которого соеди- О нен с нулевым входом первого триггера этого узла, единичный вход которого соединен с выходом первого элемента задержки этого узла, а единичный выход соединен с входом Гервого элемента И этого узла, второй вход которого через второй элемент задержки этого узла соединен с нулевым выходом первого триггера этого узла, выход первого элемента И узла выработ- 50 ки потенциала записи точки соединен с единичным входом второго триггера этого узла, единичный выход которого соединен с входом второго элемента И этого узла, выход которого че- 5 рез третий элемент задержки этого уз— ла соединен с входом второго элемента ИЛИ этага узла, выход которого созаписи точки соединен также с единичным входом третьего три Ггера этого узла, единичный Выход которого соединен с входом третьего элемента И этого узла, вьгход которого через чет—

Bepòûé элемент задержки этого узла соединен с входом третьего элемента

ИЛИ этого узла, выход которого соединен с нулевым входом третьего триггера этого узла, выход стирания IIaборной панели соединен также с вторыми входами первого и второго элекентов ИЛИ узла выработки потенциала ввода, с нулевым входом первого триггера узла пуска-останона, вторым входом элемента ИЛИ узла пуска-останова, с вторым входом второго элемента ИЛИ узла выработки потенциала записи исходньгх данных, с вторыми входами первого, второго и третьего элементов

ИЛИ узла выработки потенциала записи точки и с выходом сброса блока, группа выходов задания точки времени наборной панели соединена с первой группой входов узла сравнения, выход генератора тактовых импульсов соединен также с BõEäîì синхронизации сдвигавшего регистра распределителя импульсов, вход разрешения счета счетчика шагов интегрирования и вход разрешения счета счет:ика итераций соединены с единичным выходом второго триггера узла пуска-астанова, счетный вход счетчика шагов интегрирования соединен с выходам окончания счета счетчика итераций и с входом первого элемента задержки узла выработки потенциала записи точки, счетный вход счетчика итераций соединен с выходом первого временного импульса набора элементов И распределителя импульсон, с вторым входам первого элемента И узла выработки потенциала ввода и с вторым входом второго элемента И узла выработки потенциала записи точки, выход последнего временного импульса набора элементов И. распределителя импульсов соединен с вторым нхадом второго элемента И узла выработки потенциала ввода, с вторым входом второго элемента И узла выработки потенциала записи исходных данных и с втарым входом третьего элемента И узла выработки потенциала записи точки, выход re48

1257672

47 нератора тактовых импульсов соединен с выходом тактирующих импульсов блока, выходы триггеров группы соединены . с выходом сигнала выделения квантованных приращений блока, с выходом сигнала выделения остатка интеграла блока и с выходом сигнала выделения числовых разрядов блока, выход первого временного импульса набора элементов И распределителя импульсов 10 соединен с выходом первого временного импульса блока, выход последнего I-ro временного импульса набора элементов И распределителя импульсов соединен с выходом последнего вре- t5 менного импульса блока, выход I — 2 — ro временного импульса набора элементов И распределителя импульсов соединен с выходом (I-2)-го временного импульса блока, вторая группа выхо- 20 дов распределенных временных импульсов набора элементов И распределителя импульсов соединена с группой выхо: дов распределенных временных импульсов блока, единичный выход второго тригге— ра узла пуска-останова соединен с выходом разрешения вычислений блока, единичный выход второго триггера узла выработки ввода соединен с выходом сигнала ввода блока, единичный выход триггера узла выработки потенциала записи исходных данных соединен с выходом сигнала записи исходных данных блока, единичный выход третьего триггера узла выработки потенциала записИ точки соединен с выходом сигнала записи точки решения блока, единичные выходы каждого разряда счетчика шагов интегрирования соединены с группой выходов количества шагов интегрирования блока, выход окончания счета счетчика итераций соединен также с выходом разрешения сравнения блока, выход элемента И соединен с выходом счетных импульсов блока, группа выходов выбора решаемой задачи наборной панели соединена с группой выходов выбора решаемой задачи блока, вторая группа входов узла сравнения соединена с группой входов текущего времени блока.

1257672

1 257672

1257672

1257672

1257б72

Puz!!

Составитель В.Савичев

Техред М.Ходанич Корректор А.Обручар

Редактор Е.Копча

Заказ 4959/49 Тираж 671 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, r. Ужгород, ул. Проектная, 4

Интегрирующая вычислительная структура Интегрирующая вычислительная структура Интегрирующая вычислительная структура Интегрирующая вычислительная структура Интегрирующая вычислительная структура Интегрирующая вычислительная структура Интегрирующая вычислительная структура Интегрирующая вычислительная структура Интегрирующая вычислительная структура Интегрирующая вычислительная структура Интегрирующая вычислительная структура Интегрирующая вычислительная структура Интегрирующая вычислительная структура Интегрирующая вычислительная структура Интегрирующая вычислительная структура Интегрирующая вычислительная структура Интегрирующая вычислительная структура Интегрирующая вычислительная структура Интегрирующая вычислительная структура Интегрирующая вычислительная структура Интегрирующая вычислительная структура Интегрирующая вычислительная структура Интегрирующая вычислительная структура Интегрирующая вычислительная структура Интегрирующая вычислительная структура Интегрирующая вычислительная структура Интегрирующая вычислительная структура Интегрирующая вычислительная структура Интегрирующая вычислительная структура Интегрирующая вычислительная структура 

 

Похожие патенты:

Изобретение относится к цифровой вычислительной технике и может быть использовано в специализированных устройствах, предназначенных для решения систем линейных алгебраических уравнений

Изобретение относится к вычислительной технике и может быть использовано для построения аналоговых и гибридных вычислительных машин и цифровых дифференциальных анализаторов , предназначенных для интегрирования дифференциальных уравнений

Изобретение относится к области вычислительной технике и может быть использовано в устройствах цифровой обработки информации в различ- - ных спектрометрических системах, например, для накопления информации при измерениях амплитудного или временного спектра

Изобретение относится к аналого-цифровой вычислительной технике и предназначено для решения систем линейных алгебраических уравнений

Изобретение относится к области вычислительной техники и может быть использовано при решении задач моделирования

Изобретение относится к вычислительной технике и мпжет быть использовано для моделирования непрерывнодискретных процессов и систем управпения в реальном и ускоренном масг штабах времени

Изобретение относится к вычислительной технике и предназначено для использования в качестве интегрирующего звена систем регулирования

Изобретение относится к вычислительной и информационно-измерительной технике, а именно к системе автоматического управления, и может найти применение в системах числового программного управления, а также в измерительных и вычислительных устройствах
Наверх