Запоминающее устройство

 

Изобретение относится к области вычислительной техники и может быть использовано при построении буферных запоминающих устройств в . системах передави и приема данных. в частности при обработке информадии от абонентов в порядке ее поступления . Целью изобретения является повышение надежности устройства . Введение в устройство реверсивного счетчика, триггера и дополнительного элемента И позволяет фиксировать заполнение накопителя при записи в него информации, а также подготовить устройство к считыванию информации. При считывании информации из последней ячейки накопителя реверсивный счетчик обнуляется, благодаря чему дальнейшая работа устройства в режиме считывания становится невозможной. Изобретение дополнительное к авт. св. № 1177856, 2 ил. (Л СП -|

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (19) (11) А2

m 4 С 06 Р 12/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

H ABTOPCHOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (61) 1177856 (21) 3810770/24-24 (22) 10.11.84 (46) 15.09.86. Бюл. № 34 (72) B.Ã. Околотенко, М.С. Семененко, А.П. Антоненко, А.Е. Горбель и B.È. Петренко (53) 681.327(088.8) (56) Патент Великобритании № 1356287, кл. G 04 С, 1971.

Авторское свидетельство СССР

¹ 1177856, кл. С 11 С 9/00, 1985. (54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО (57) Изобретение относится к области вычислительной техники и может быть использовано при построении буферных запоминающих устройств в системах переда®и и приема данных, в частности при обработке информации от абонентов в порядке ее поступления. Целью изобретения является повышение надежности устройства. Введение в устройство реверсивного счетчика, триггера и дополнительного элемента И позволяет фиксировать заполнение накопителя при записи в него информации, а также подготовить устройство к считыванию информации. При считывании информации из последней ячейки накопителя реверсивный счетчик обнуляется, благодаря чему дальнейшая работа устройства в режиме считывания становится невозможной. Изобретение до- Ю полнительное к авт. св. № 1 177856, 2 ил.

1257700

Изобретение относится к вычислительной технике и может быть использовано при построении буферных запоминающих устройств в системах передачи и приема данных, в частности при обработке информации от абонентов в порядке ее поступления..

Цель изобретения — повышение надежности запоминающего устройства.

На фиг. 1 представлена структурная схема запоминающего устройства; на фиг. 2 — временные диаграммы распределения импульса записи.

Устройство содержит накопитель 1, блок 2 записи, блок 3 считывания, регистр 4 адреса, дешифратор 5, первый блок 6 сравнения, счетчик 7, элементы И 8» — 84 с первого по четвертый, первый 9, и второй 9z элементы ИЛИ, первый 10» и второй 10 элементы НЕ, регистр 11 числа, второй блок 12 сравнения, первый 13, и второй 13> элементы эадержки,,цополнительный элемент И 14, реверсивный счетчик 15 и триггер 16.

Устройство работает следующим образом.

Перед работой регистры, счетчики и триггер обнуляются. При этом элемент И 84 заблокирован сигналом низкого логического уровня с прямого выхода триггера 16, в то же время сигнал высокого логического уровня на третьем входе первого элемента И 8» разрешает прохождение синхроимпульса записи. Входная информация параллельным кодом поступает одновременно на информационные входы входного регистра 11 и на входы второго блока 12 сравнения. Второй узел блока 12 сравнения сравнивает информацию, записанную во входной регистр 11 в предыдущем такте записи с той информацией, которая появилась на входах устройства к приходу последующего синхроимпульса записи.

В случае, если к последующему такту записи информация на входах устройства изменилась хотя бы в одном разряде своей кодовой комбинации, то высокий логический уровень с выхода второго блока 12 сравнения разрешает прохождение синхроимпульса записи через первый элемент И 8,, второй элемент ИЛИ 9 на счетный вход регистра

4 а1,реса, который формирует новый адрес для записи слова входной информации. Кроме того, синхроимпульс записи с выхода второго элемента

ИЛИ 9 через первый элемент задержки 13»поступает на синхровход блока

2 записи, при этом информация с выходов входного регистра переписывается в основные, а показания счетчика 7 в дополнительные разряды ячейки накопителя 1. Через первый и второй элементы задержки синхроимпульс записи поступает на вход "Сброс" счетчика 7, тем самым обнуляя его, и на синхровход второго регистра 11, при этом информация, присутствующая в этот момент на входах устройства, записывается в регистр. Дальнейшая запись новых кодовых комбинаций происходит аналогично.

Если же, начиная с какого-то момента времени, входная информация остается неизменной в течение нескольких тактов записи, то появившись на входах устройства впервые, с приходом очередного синхроимпульса записи она записывается во входной регистр

11, после чего второй блок 12 сравнения сигналом низкого логического уровня со своего выхода, заблокировав первый элемент И 8, запретит прохождение последующих синхроимпульсов записи на счетный вход регистра

4 адреса и другие узлы тройства.

Низкий логический уровень на выходе второго узла сравнения 12 инвертируется первым элементом НЕ

10» . Высокий логический уровень с его выхода разблокирует второй элемент И 8, благодаря чему синхроимпульсы записи через первый элемент

ИЛИ 9, поступят на счетный вход двоичного счетчика 7, который считает количество тактов повторяюшейся информации.

Как только входная информация изменится, то к приходу нового синхроимпульса записи второй блок 12 сравнения, сигналом высокого логического уровня со своего выхода разрешит прохождение синхроимпульса записи через первый элемент И 8 на узлы устройства, одновременно с этим запретив прохождение синхроимпульса записи на счетный вход счетчика 7, поскольку второй элемент И 8 будет заблокирован сигналом низкого логического уровня с выхода первого элемента НЕ 10». С выхода первого элемента И 8, синхроимпульс записи через элемент ИЛИ 9 поступает МЪ счет1257700 ный вход регистра 4 адреса, где формируется адрес для записи повторяющейся кодовой комбинации. Кроме этого, через некоторое время, определяемое первым элементом 13 задержки, этот же синхроимпульс поступает на блок 2 записи, при этом информация с выхода входного регистра 11 переписывается в основные, а показания счетчика 7 — в дополнительные разряды >О ячейки памяти накопителя 1. Задержанный вторым элементом 13> задержки синхроимпульс записи поступает на вход Сброс двоичного счетчика 7, тем самым обнуляя его, и на синхровход 15 записи на входной регистр 11. При этом в регистр записывается новая информация..Величину задержки ь< и необходимо выбирать, исходя из того, что сначала необходимо сформи- 20 ровать адрес, по которому запишется информация, затем после окончания переходных гроцессов в регистре адреса, переписать в накопитель, имеющий основные и дополнительные разряды ячеек памяти, информацию с входного регистра 11 и двичного счетчика 7, после чего обнулить счетчик и записать во входной регистр новую информацию. 30

Если входная информация остается

1 неизменной столь длительно, что счетчик 7 под воздействием многократных тактов импульсов записи достигает своего конечного состояния — на вы- 35 ходах всех его разрядов устанавливаются высокие логические уровни, то дополнительный элемент И 14 переключается и на его выходе появится высо- кий логический уровень, который, воз-40

II действуя на дополнительный вход A B второго блока 12 сравнения, вызывает появление на его выходе сигнала высокого логического уровня. Сигнал высокого логического уровня с выхода вто-4 рого блока 12 сравнения блокирует второй элемент И 8 и разблокирует первый элемент И 8i, в результате чего последующий синхроимпульс записи через первый элемент И 8, второй 50 элемент ИЛИ 9 поступает на счетный вход регистра 4 адреса, который формирует новый адрес для записи слова входной информации. Кроме того, с выхода второго элемента ИЛИ 9 син- 55 хроимпульс записи через первый элемент 13 задержки поступает на синхровход блока 2 записи, при этом информация с выходов входного регистра 11 переписывается в основные разряды ячейки накопителя, а показания счетчика 7 (единицы во всех разрядах) — в дополнительные.

Через первый 13< и второй 13 элементы синхроимпульс записи поступает на вход "Сброс" счетчика 7, обнуляя его, и на синхровход регистра 11, при этом информация, присутствующая в этот момент на входах устройства, запишется в регистр.

Дальнейшая запись последующих кодовых комбинаций происходит аналоГично.

Каждый синхроимпульс записи, поступивший на регистр 4 адреса, поступает также на первый вход "+1" реверсивного счетчика 15, увеличивая тем самым его содержимое на единицу. При заполнении всех ячеек накопителя, что соответствует достижению счетчиком 15 своего конечного состояния, сигнал с первого выхода реверсивного счетчика, воздействуя íà S-вход триггера 16 вызывает его переключение, в результате чего на инверсном выходе триггера устанавливается уровень логического нуля, а на прямом— уровень логической единицы, блокируя тем самым первый элемент И 8, и разблокируя четвертый элемент И 84, подготавливая устройство к работе в режиме считывания. На этом работа устройства в режиме записи заканчивается.

Считывание информации из устройства производится следующим образом.

При считывании информации из внешнего устройства на шину считывания поступают синхроимпульсы, каждый из которых соответствует одному такту выходной информации. Считывание информации производится по заднему фронту импульса считывания. Если в дополнительных разрядах накопителя

1 записаны нули, т.е. информация не пювторялась, то на.выходе первого узла 6 сравнения появится сигнал высокого логического уровня (счетчик

7 перед работой обнуляется), разрешая прохождение синхроимпульсов считывания через четвертый элемент

И 84 на второй вход -1 реверсивного счетчика 15 и второй элемент

ИЛИ 9z, а через последний на счетный вход регистра 4 адреса, который по переднему фронту импульса считыва15

5 1257 ния формирует адрес ячейки накопителя. В каждом такте считывается информация из следующей по порядку ячейки памяти накопителя 1.

Если в очередной ячейке в дополнительных разрядах записано какоелибо значение, то на выходе первого узла 6 сравнения появится низкий логический уровень, четвертый элемент И 84 будет заблокирован, им- 10 пульсы считывания не смогут поступать на счетный вход регистра 4 адреса. Низкий логический уровень с выхода второго узла 6 сравнения инвертируется вторым элементом НЕ

10, разблокируя тем самым третий элемент И 84, через который импульсы считывания поступают на первый элемент ИЛИ 91, а с него — на счетный вход счетчика 7. Счет тактов син- 2О хроимпульсов считывания будет продолжаться до момента совпадения значения счетчика 7 со значением, записанным в дополнительных разрядах ячейки памяти накопителя 1. При 25 совпадении работа продолжается, как было описано, сигнал с выхода второго элемента ИЛИ 9> сбросит показания счетчика 7.

Каждый синхроимпульс считывания, поступая на второй вход "-1" реверсивного счетчика 15, уменьшает его содержимое на единицу. При считывании информации из последней ячейки накопителя счетчик 15 обнуляется

35 (низкие логичесюие уровни на выходе всех разрядов счетчика) в результате

700 чего на втором выходе реверсивного счетчика 15 В появляется сигнал, пепереключающий триггер 16 в нулевое состояние, при этом на инверсном выходе триггера устанавливается единичный логический уровень, а на прямом нулевой. При этом четвертый элемент

И 84 блокируется сигналом низкого логического уровня, благодаря чему дальнейшая работа устройства в режиме считывания становится невозможна. Одновременно с этим высокий логический уровень с инверсного выхода триггера

16, поступает на третий вход первого элемента И 8, тем самым подготавливая устройство к записи. формула изобретения

Запоминающее устройство по авт. св. ¹ 1177856, о т л и ч а ю щ е е с я тем, что, с целью повышения надежности устройства, оно содержит реверсивный счетчик, триггер и дополнительный элемент И, входы которого подключены к выходам счетчика, выход дополнительного элемента

И соединен с входом второго блока сравнения, первый выход реверсивного счЕтчика подключен к S-входу триггера, R-вход которого соединен с вторым выходом реверсивного счетчика, инверсный и прямой выходы триггера соединены соответственно с третьими входами первого и четвертого элементов И, выходы которых подключены к первому и второму входам реверсивного счетчика.

Сивхро

Сачг ь

1 иерос

3o v

Qua. 1

Составитель О. Кулаков Редактор Ю. Середа Техред Л.Олейник Корректор Г. Решетник

Заказ 4964/50 Тираж б71 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4