Устройство для централизованного управления вычислительной системой

 

Изобретение может быть использовано при построении управляющих вычислительных комплексов. Целью Изобретения является повьшение эффективности использования оборудования . Предлагаемое устройство содержит управляющий процессор, группу процессоров, формирователь циклов , узлы обмена и. два коммутатора. Цель изобретения достигается за счет введения в устройство двух коммутаторов, что позволяет организовать произвольный межпроцессорный обмен и обмен с внешними устройствами . Кроме того в структуру формирователя циклов введен блок памяти, позволяющий существенно сократить аппаратурные затраты при реализации формирователя циклов. 1 з.п. ф-лы, 7 ил. с 9 (Л ю СП ю Од

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУ БЛИН

9261 А 1 (19} ГИ) (50 4 G 06 Р 9 00 15/16

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ

Х А ВТОРСХОМУ СВИДЕТЕЛЬСТВУ (21) 3868949/24-24 (22) 19.03.85 (46) 23.09.86. Бюп. Ф 35 (71) Дагестанский политехнический институт (72) О.М. Омаров (53) 681.325(088.8) (56) Авторское свидетельство СССР и 5333928, кл. G 06 Р 15/16, 1975.

Авторское свидетельство СССР

9 734697, кл. G 06 Р 15/ 16, 1978. (54) УСТРОЙСТВО ДЛЯ ЦЕНТРАЛИЗОВАННОГО УПРАВЛЕНИЯ ВЫЧИСЛИТЕЛЬНОЙ

СИСТЕМОЙ (57) Изобретение может быть использовано при построении управляющих вычислительных комплексов. Целью изобретения является повышение эффективности использования оборудования. Предлагаемое устройство содержит управляющий процессор, группу процессоров, формирователь циклов, узлы обмена и два коммутатора.

Цель изобретения достигается за счет введения в устройство двух коммутаторов, что позволяет организовать произвольный межпроцессорный обмен и обмен с внешними устройствами. Кроме того в структуру формирователя циклов введен блок памяти, позволяющий существенно сократить аппаратурные затраты при реализации формирователя циклов. 1 з.п. ф-лы, 7 ил.

59261

4 12

Изобретение относится к вычислительной технике и может быть использовано для построения высокопроизводительных многопроцессорных вычислительных систем, предназначенных для обработки данных в реальном масштабе времени.

Цель изобретения — сокращение оборудования °

На фиг. 1 представлена структурная схема предлагаемого устройства; на фиг. 2 — пример схемы реализации управляющего процессора; на фиг. 5 пример схемы реализации процессора; на фиг. 4 — структурная схема формирователя циклов; на фиг. 5 — призер схемы реализации коммутаторов; на фиг. 6 — пример схемы реализации узла обмена; на фиг. 7 — упрощенная блок-схема алгоритма функционирования вычислительной системы.

Система содержит (фиг. 1) управляющий процессор 1, группу процес-соров 2,-2„; формирователь 3 циклов, узлы 4 -4 „ обмена, коммутатор 5 внеш,них обменов, коммутатор 6 межпроцессорных обменов, шины 7 и 8 управления коммутаторами 5 и 6, шины 9 и 10 управления формирователем 3 циклов, выходную и!ину 11 формирователя 3 циклов, шины 12-14 управления группой процессоров 2, входы-выходы !5 устройства.

Управляющий процессов 1 (фиг. 2) состоит из регистра 16 команд, блока

17 памяти адресов микрокоманд, регистра 18 адреса микрокоманд, блока 19 памяти микрокоманд, регистра 20 микрокоманд, генератора 21 тактовых импульсов, выхода 22 регистра ко— манд, коммутатора 23, блока 24 памяти, сумматора 25, блока 26 регистров общего назначения, регистра 27 признаков результата и дешифратора

28 микрокоманд.

Каждый процессор 2 содержит (фиг. 3) блок 29 управления, содержащий регистр 30 текущего адреса команд, регистр 3 1 команд, блок 32 памяти адресов микрокоманд, регистр

33 адреса микрокоманд, блок 34 памяти микрокоманд, регистр 35 микрокоманд, генератор 36 тактовых импульсов, и блок 37 сложения, включающий коммутатор 38, блок 39 памяти, сумматор 40, блок 41 регистров общего назначения, регистр 42 признаков результата, регистр 43 состояния, де5 !

0 !

55 шифратор 44 микрокоманд, дешифратор

45 номера процессора и коммутатор 46.

Регистр 43 состояния содержит три триггера: триггер сбоя, триггер готовности к обмену с внешними устройствами и триггер готовности и межпроцессорному обмену.

Формирователь 3 циклов содержит (фиг. 4) счетчик 47 адреса, блок 48 памяти, группу элементов И 49, схему

50 сравнения, счетчик 51 тактов, элемент И 52, генератор 53 тактовых импульсов и триггер 54 пуска.

Коммутаторы 5 и 6 имеют одинаковую структуру и содержат 2п входов и 2п выходов. Коммутаторы с.одержат (фиг. 5) группу элементов ИЛИ 55, матрицу мультиплексоров 56, группу дешифраторов 57, группу регистров

58, группу блоков 59 памяти, регистр

60, дешифратор 61 и регистр 62.

Узел обмена содержит (фиг. 6) выходной регистр 63, триггер 64, входной регистр 65, триггер 66, входные шины 67-69 и выходные шины 70-72.

Функционирование системы определяется управляющими программами, записанными в блок 24 памяти управляющего процессора 1, загрузка .и обмен информацией между управляющим процессором 1 и процессорами 2 осуществляется по шинам 12 и 13. Для этого управляющий процессор 1 по шине 12 выдает код номера соответствующего процессора 2, который дешифрируется дешифратором 45, в результате чего открывается коммутатор 46 и организуется обмен информацией между блоком 39 памяти соответствующего процессора 2 и управляющим процессором

1 (блоком 24 памяти) через шину 13.

Цикл задачи задается формирователем 3 циклов. При выходе из строя любого из процессоров 2 обеспечивается передача задачи, решаемой на нем и на другие процессоры. Осуществляется это управляющим процессором путем перезагруэки программ и данных в другие процессоры (в блоки 39 памяти процессоров 2) по шинам 12 и 13.

При этом меняется цикл решения задачи в исправных процессорах путем записи и формирователь 3 циклов новых кодов управляющих процессоров 1.

Коммутатор 5 предназначен для организации обмена между любыми из процессоров 2 и узлов 4 обмена, коммутатор 6 предназначен для организа1259261 ции произвольных межпроцессорных обменов.

Дешифратор 57 предназначен для выборки одного иэ мультиплексоров

56 в столбце матрицы мультиплексо- 5 ров, регистр 58 и группа блоков 59 памяти предназначены для хранения кодов программы коммутации. Загрузку и настройку коммутаторов 5 и 6 осуществляет управляющий процессор

1 по шинам 7 и 8.

Загрузка группы блоков 59 памяти программами коммутации осуществляется следующим образом. По шине

7 (8 ) подается код номера блока 59 памяти, а по шине 7 (8 ) — управляющий код коммутации. При необходимости органиэации обмена (об этом уведомляют управляющий процессор 1 процессоры 2 установкой в единицу соответствующих триггеров готовности к обмену в регистре 43 состояния) управляющий процессор 1 по шине

7 (8 ) устанавливает необходимый адрес на регистр 60, по которому из группы блоков 59 памяти считываются соответствущие управляюп,ие коды коммутации.

Устройство работает следующим образом. 30

После включения вычислительной системы (фиг. 7) управляющим процессором 1 производится установка в исходное состояние устройства и осу- 35 ществляется первоначальная загрузка формирователя 3 циклов.

Загрузка осуществляется следующим образом. По шине 9, на счетчике

47 устанавливается первый адрес блока 0

48 памяти, по шине 9 посылается уп2 равляющий код. Управляющий код (фиг. 4) состоит из трех полей: поле а предназначено для хранения кодов номеров процессоров 2 и содержит п 45 разрядов (равное количеству процессоров 2, единица в i-м разряде запускает i-й процессор 2 по шине 11); поле 8 содержит один разряд и предназначено для останова формирователя 50

3 циклов по окончании формирования цикла решения задачи; поле ь предназначено для хранения двоичных кодов циклов работы соответствующих процессоров. В первой ячейке, блока 48 па- ss мяти в поле а записываются все единицы. При первоначальной загрузке загружается в блок 48 памяти только один управляющий код (в первую ячейку).

Инициация работы процессоров 2 происходит от управляющего процессора 1 путем подачи сигнала запуска по шине 9 в формирователь 3 циклов, при этом устанавливается в единицу триггер 54, единичный выход которого разрешает прохождение через группу элементов И 49 первого управляющего кода из блока 48 памяти и запускает генератор 53. Единичные сигналы с выхода формирователя 3 циклов по шине

11 (устанавливается высокий потенциал во всех разрядах шины) запускают генераторы 36 тактов всех процессоров 2. Причем на регистры 30 текущего адреса всех процессоров 2 установлен нулевой адрес, по которому в блоке 39 памяти процессора 2 записана текстовая программа и после запуска генератора 36 осуществляется ее выполнение в процессоре 2. Таким образом запускается цикл выполнения текстовой программы в процессорах 2.

Счетчики 51 тактов формирователя

3 циклов начинает отсчет импульсов, поступающих с генератора 53 импульсов.

Схема 50 сравнения осуществляет сравнение содержимого счетчика 51 тактов с кодом на регистре 43 (поле

Ь ). Двоичный код в поле Ь соответствует временному интервалу выполнения текстовой программы в процессоре

2. Импульс сравнения этих кодов сбрасывает в нулевое состояние счетчик

51 и через элемент И 51 (в поле Б записана "1") также сбрасывает триггер 54, кроме того, увеличивает на единицу содержимое счетчика 47 адреса. Единичный выход триггера 54 (Ha выходе нулевой потенциал) блокирует работу генератора 53 и второй вход группы элементов И 49, тем самым во всех разрядах шины 11 устанавливаются нулевые потенциалы и блокируется работа генераторов 36 тактов процессоров 2.

По окончании тестовой программы в процессорах 2 в регистр 43 состояния заносится соответствующий признак, причем единичное состояние триггера сбоя соответствует работоспособному состоянию процессора, нулевое — неработоспособному.

Сигнал завершения тестовой про/ граммы выдается формирователем 3 цик59261

5 12 лов с нулевого выхода (высокий потенциал) триггера 54 по шине 10, который поступает через коммутатор 23 управляющего процессора 1 в блок 24 памяти, где анализируется управляющим процессором 1. Далее управляющий процессор анализирует содержимое регистра 43 состояния процессора 2, для чего по шине через коммутатор 23 заносит в блок 24 памяти. Определив количество и номера работоспособных процессоров 2, управляющий процессор 1 осуществляет распределение ресурсов и производит загрузку процессоров 2 программами и данными следующим образом. По шине 12 выдается номер процессора 2, который дешифруется дешифратором 45,и открывается коммутатор 46, и по шине 13 осуществляется загрузку блока 39 памяти процессора 2. Кроме того, на регистре 30 текущего адреса команд процессора 2 устанавливается начальный адрес ячейки выполняемой программы. Затем осуществляется загрузка формирователя 3 циклов, по шине

9 выдается адрес ячейки блока 48

1. памяти, а по шине 9 — управляющий код. По окончании загрузки блока 48 памяти в счетчик 47 записывается начальный адрес ячейки программы формирования циклов решения зада/ чи. Далее управляющий процессор производит запуск формирователя 3 циклов на решение задачи. Для этого по шине 9 производится установка в единицу триггера 54. При решении задачи в программах процессоров 2 предусматриваются точки диганостикн по достижении которых на регистре 30 текущего адреса команд процессоров 2 устанавливается нулевой адрес (адрес программы тестовой проверки), а формирователь 3 цйклов осуществляет запуск процессоров 2 на реализацию тестовой: программы„ По окончании тестовой программы срабатывает схема 50 сравнения (в поле S данного управляющего кода записана "1") н

4 сбрасывается счетчик 51, блокируется генератор 53 импульсов, увеличивается на единицу содержимое счетчика 47, а также сбрасывается триггер

54, нулевой выход которого оповещает по шине 10 управляющий процессор

1 о завершении тестовой программы.

Далее управляющий процессор 1 осуществляет проверку работоспособнос5

55 ти процессоров, т.е. анализирует состояние триггера сбоя регистра из состояния процессоров 2. Если все процессоры 2 оказались работоспособными, управляющий процессор 1 осуществляет запуск формирователя 3 циклов, а следовательно, и процессоров 2 на продолжение выполнения решаемой задачи, При выходе иэ строя одного или нескольких процессоров 2 управляющий процессор 1 производит перераспределение ресурсов и переэа" грузку процессоров 2 программами и данными, формирователь 3 циклов — новыми управляющими кодами, а коммутаторы — новыми соответствующими кодами коммутации, Далее управляющий процессор 1 запускает формирователь

3 циклов на продолжение выполнения решаемой задачи.

При необходимости организации обмена информацией между процессорами

2 и внешними устройствами управляющий процессор 1 анализирует готовность процессора 2 к обмену по состоянию триггера готовности к обмену с внешними устройствами в регистре 43 состояния процессора 2. Далее управляющий процессор производит настройку коммутатора 5, для чего по шине

7 в регистр 60 заносится адрес, по которому с блоков 59 памяти считываются управляющие коды настройки, при этом осуществляется подключение соответствующих входов коммутатора к выходам. Обмен информацией между процессором 2 и внешними устройствами осуществляется через узел 4 обмена, обеспечивающий передачу информационных и управляющих сигналов.

Выдаваемая с процессора 2 информация с блока 39 памяти через коммутатор 38 по шине 67 заносится в выходной регистр 63, по шине 68 выдается сигнал сопровождения информации, устанавливающий триггер 64 в единич- ное состояние. Отсутствие сигнала на шине 70 свидетельствует о приеме внешним устройством информации о готовности приема новой информации.

Принимаемая информация поступает с входного регистра 65 по шине 71 через коммутатор 38 в блок 39 памяти и сопровождается сигналом по шине 72.

Сброс триггера 66 по шине 69 свидетельствует о приеме процессором 2 информации и готовности к приему новой информации. Об окончании обмена

1259261

20 изобретения

Формула

1. Устройство для централизованного управления вычислительной,системой, содержащее управляющий процессор, о т л и ч а ю щ е е с я тем, что, с целью сокращения оборудования, в него введены два коммутатора и формирователь циклов, причем i-тые (i = 1, ..., и информационные входывыходы первого коммутатора подключены к -м информационным входамвыходам процессоров устройства, вход настройки которого подключен к выходу управления межпроцессорным об- 35 меном управляющего процессора, выход управления внешним обменом кото,рого подключен к управляющему входу второго коммутатора, первые i òûå информационные входы-выходы которо- 40 го подключены к вторым информационным входам-выходам i-х процессоров устройства, вторые информационные входы-выходы второго коммутатора подключены к i-м информационным 45 входам-выходам i-х узлов обмена,устройства, выход задания режима управляющего процессора подключен к выходу управления формирователя циклов, выход подтверждения эаверше- 50 ния цикла которого подключен к входу контроля режима управляющего процессора, выход адреса которого подключен к выходу выбора номера процессоров устройства, вход-выход данных 55 управляющего процессора подключен к входу-выходу данных процессоров устройства, вход контроля состояния упсвидетельствует сброс триггера готовности к обмену с внешними устройствами в регистре 43 состояния процессора 2. Далее управляющий процессор производит перенастройку коммутатора.

При необходимости организации межпроцессорного обмена управляющий процессор анализирует готовность процессоров 2 к обмену по состоянию триг- 10 гера готовности к межпроцессорному обмену в регистре 43 состояния процессора 2. Далее управляющий процессор проводит настройку коммутатора 6.

После настройки коммутатора 6 осуще- 5 ствляется обмен информацией между блоками 39 памяти через коммутаторы

38 процессоров 2. равляющего процессора подключен к входу контроля состояния процессоров устройства, выходы разрядов запуска процессоров и устройства формирователя циклов подключены к выходам запуска устройства, причем управляющий процессор, содержит регистр команд, блок памяти адресов микрокоманд, регистр адреса микрокоманд, блок памя,ти микрокоманд, регистр микрокоманд, генератор тактовых импульсов „ коммутатор, блок памяти, сумматор, узел регистров общего назначения, регистр признаков результата, дешифратор микрокоманд, причем выход генератора тактовых импульсов подключен к входам синхронизации регистра микрокоманд, блока памяти микрокоманд, регистра адреса микрокоманд, блока памяти микрокоманд и регистра команд, вход которого подключен к выходу команд блока памяти, выход регистра команд подключен к первой группе адресных входов блока памяти адресов микрокоманд, выход которого подключен к входу регистра адреса микрокоманд, выход которого подключен к второй группе адресных входов блока памяти адресов микрокоманд, входу адреса блока памяти микрокоманд и входу адреса блока памяти, выход блока памяти микрокоманд подключен к входу регистра микрокоманд, выход которого подключен к входу дешифратора, выход которого подключен к входу управления коммутатора, входу кода режима сумматора и входу управления записью регистра признаков результата, выход которого подключен к третьей группе адресных, входов блока памяти адресов микрокоманд, выход признака результата сумматора подключен к вхо l. ду регистра результата, первая и вторая группа входов-выходов сумматора подключены к выходу-входу узла регистров общего назначения и первой группе информационных входов-выходов блока памяти,. вторая группа информационных входов-выходов которого подключена к первой группе информационных входов-выходов коммутатора, выход управления межпроцессорным обменом, выход управления вьешним обменом, выход задания режима, вход подтверждения завершения цикла, выход адреса, вход-выход данных и вход контроля состояния процессоров управляющего процессора подключены к соответст!

25926!

15

ВУ вующим входам-выходам второй группы информационных входов-выходов коммутатора.

2. Устройство по и. 1, о т л ич а ю щ е е с я тем, что формирователь циклов содержит счетчик адреса, блок памяти, группу элементов

И, схему сравнения, счетчик тактов, элемент И, генератор тактов, триггер пуска, причем выход счетчика адреса подключен к входу адреса блока памяти, выход которого подключен к первому входу группы элементов И, п выходов которой образуют поле запуска процессоров и подключены к выходу запуска процессоров формирователя циклов, разряд останова группы элементов И подключен к первому входу элемента И, остальные разряды группы элементов И образуют поле задания цикла и подключены к первому. информационному входу схемы сравнения, второй информационный вход которой подключен к выходу счетчика тактов, входы сброса счетчика тактов, счетный вход счетчика адреса и второй вход элемента И объединены и подключены к выходу схемы сравнения, прямой выход триггера пуска подключен к второму входу группы элементов И и входу пуска генератора, тактов, выход которого подключен к счетному входу счетчика тактов, выход элемента И подключен к входу сброса триггера пуска, инверсный выход которого подключен к выходу подтверждения завершения цикла формирователя циклов, вход установки счетчика адреса, информационный вход блока памяти и вход установки триггера пуска образуют вход управления формирователя циклов.

1259261

Кi-ma асаф-ди комиумюора 5 коммутатора о

12592б!

Я .

7ю(В,) 7g(gg) g

Включение систеиы

Пер оночальная за руька срормиродателк циклод ск дюрмиро отеля и лрэцсссорад rru Amonние тесто%ю лроераммы

Hem

eclat

За3ериюен 7

„Перйонач лроачотр 7 допуск ычислителыеш системы на реализацию задачи

Выполнение aodusu иеремия лтда и гав сто

НЕт точка диагностики7

Конец

Фиг.7

Составитель С. Курош

Техред И.Попович Корректор А. Тяско

Редактор О. Юрковецкая

Заказ 5122/46 Тираж 671 Подписное

ВНИИПИ Государственного -комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4

Прижми укра яккщнм роцессором райщюслос

ык праце ссора д есть енслрадные процес-. оры ?

Перераспределение ресусод и лере зжруюка процессоро5 фармнродателя ииклоде коммумттород

Пер о ачольюр распределение ресуясод и мерузка прои ессоро Ц соормиро дателя цжлФ, номеутатора/

Устройство для централизованного управления вычислительной системой Устройство для централизованного управления вычислительной системой Устройство для централизованного управления вычислительной системой Устройство для централизованного управления вычислительной системой Устройство для централизованного управления вычислительной системой Устройство для централизованного управления вычислительной системой Устройство для централизованного управления вычислительной системой Устройство для централизованного управления вычислительной системой Устройство для централизованного управления вычислительной системой 

 

Похожие патенты:

Изобретение относится к вычислительной технике и позволяет colcpa- тить.время обращения к общей шине, используемой для организации многопроцессорных вычислительных сетей

Изобретение относится к вычислительной технике и позволяет сократить временные затраты при поиске свободного процессора в многопроцессорной вычислительной системе

Изобретение относится к технологии изготовления электрических машин

Изобретение относится к области вычислительной техники и предназначено Для построения систем коммутации в многопроцессорных вычислительных системах и системах связи с децентрализованным управлением

Изобретение относится к области вычислительной техники и техники связи и позволяет упростить конструкцию коммутационного оборудования

Изобретение относится к вычислительной технике и может быть использовано для организации эффективного обмена между процессорами при небольших затратах оборудования

Изобретение относится к области вычислительной техники и позволяет сократить время коммутации

Изобретение относится к области автоматики и вычислительной техники и может быть использовано при построении управляющих вычислительных устройств высокой надежности

Изобретение относится к вычислительной технике и может быть использовано в электронной цифровой вычислительной машине

Изобретение относится к вычислительной технике и может быть использовано в вычислительных системах для связи процессоров с внешними устройствами, между процессорами, а также между процессорами и запоминающими устройствами

Изобретение относится к системам передачи стоимости товара при безналичных операциях

Изобретение относится к области операционной системы мультипроцессорных отказоустойчивых вычислительных систем

Изобретение относится к области цифровой вычислительной техники и может быть использовано при организации многомашинных комплексов и многопроцессорных систем

Изобретение относится к области вычислительной техники и предназначено для создания высокоскоростных систем обработки больших потоков данных в реальном режиме времени

Изобретение относится к области вычислительной технике и может быть использовано в цифровых вычислительных комплексах высокой производительности

Изобретение относится к вычислительной технике и может быть использовано при построении средств коммутации мультипроцессорных систем, абонентских систем связи с децентрализованным управлением, коммутационных средств параллельного обмена информацией в измерительных системах

Изобретение относится к вычислительной технике и предназначено для образования коммуникационной линии связи между двумя устройствами

 

Наверх